JPH03131105A - 直流成分を含む変調信号による周波数変調可能な位相同期ループ回路 - Google Patents
直流成分を含む変調信号による周波数変調可能な位相同期ループ回路Info
- Publication number
- JPH03131105A JPH03131105A JP1268591A JP26859189A JPH03131105A JP H03131105 A JPH03131105 A JP H03131105A JP 1268591 A JP1268591 A JP 1268591A JP 26859189 A JP26859189 A JP 26859189A JP H03131105 A JPH03131105 A JP H03131105A
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- Japan
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- 230000010355 oscillation Effects 0.000 claims description 10
- 230000010354 integration Effects 0.000 abstract 4
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000016507 interphase Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ディジタルデータ伝送の無線通信で用いられ
る位相同期ループ（ＰＬＬ）回路に関するものである。
る位相同期ループ（ＰＬＬ）回路に関するものである。
位相同期ループ回路は搬送波の再生やデジタル変調波の
再生などに用いられる。その基本回路構成は４位相比較
器、ループフィルタ（ＬＰＦ）および電圧制御発振器（
ＶＣＯ）からなる閉ループのフィードバック制御系であ
る。このような位相同期ループ回路を用いてディジタル
データ伝送の周波数°変調（ＦＭ変調）を行なうには、
変調信号とループフィルタとの間に積分器を入れる必要
がある。
再生などに用いられる。その基本回路構成は４位相比較
器、ループフィルタ（ＬＰＦ）および電圧制御発振器（
ＶＣＯ）からなる閉ループのフィードバック制御系であ
る。このような位相同期ループ回路を用いてディジタル
データ伝送の周波数°変調（ＦＭ変調）を行なうには、
変調信号とループフィルタとの間に積分器を入れる必要
がある。
変調信号が脈流であったり、交流であっても極端に偏倚
した交流のうように直流成分を多く含む場合、一定時間
後には積分器の出力電圧が飽和してしまう。その後は、
積分器として動作しなくなるので、周波数変調を行なう
ことができない。そのため、位相同期ループ回路では、
直流成分を多く含む信号を周波数変調することが不可能
であるとされていた。 本発明は、このような課題を解決するためになされたも
ので、直流成分を多く含む信号であっても周波数変調す
ることが可能な位相同期ループ回路を提供するものであ
る。
した交流のうように直流成分を多く含む場合、一定時間
後には積分器の出力電圧が飽和してしまう。その後は、
積分器として動作しなくなるので、周波数変調を行なう
ことができない。そのため、位相同期ループ回路では、
直流成分を多く含む信号を周波数変調することが不可能
であるとされていた。 本発明は、このような課題を解決するためになされたも
ので、直流成分を多く含む信号であっても周波数変調す
ることが可能な位相同期ループ回路を提供するものであ
る。
上記課題を解決するための本発明を適用する位相同期ル
ープ回路を、実施例に対応する第１図により説明する。 同図の回路は、基準発振器１からの比較周波数ｆＲを位
相比較器２、ループフィルタ３、および電圧制御発振器
４を有する閉ループに導入し、電圧制御発振器４からフ
ィードバックした周波数ｆ７と、比較周波数ｆＩＩとを
位相比較器２で比較した値により電圧制御発振器４の発
振周波数ｆＶｅｏを制御するフィードバック系の位相同
期ループ回路である。変調信号の入力Ｐ、からループフ
ィルタ３に到る間に積分器５を有し、積分器５はスイッ
チ回路ＳＷＩにより蓄積電荷を放電可能である。 スイッチ回路Ｓ■ｌは放電パルス発生器６（第３図参照
）からのパルス信号をトリガとして作動する。そして放
電パルス発生器６は位相比較器２の出力が一定閾値を越
えたときに該パルス信号が発生する。
ープ回路を、実施例に対応する第１図により説明する。 同図の回路は、基準発振器１からの比較周波数ｆＲを位
相比較器２、ループフィルタ３、および電圧制御発振器
４を有する閉ループに導入し、電圧制御発振器４からフ
ィードバックした周波数ｆ７と、比較周波数ｆＩＩとを
位相比較器２で比較した値により電圧制御発振器４の発
振周波数ｆＶｅｏを制御するフィードバック系の位相同
期ループ回路である。変調信号の入力Ｐ、からループフ
ィルタ３に到る間に積分器５を有し、積分器５はスイッ
チ回路ＳＷＩにより蓄積電荷を放電可能である。 スイッチ回路Ｓ■ｌは放電パルス発生器６（第３図参照
）からのパルス信号をトリガとして作動する。そして放
電パルス発生器６は位相比較器２の出力が一定閾値を越
えたときに該パルス信号が発生する。
上記の位相同期ループ回路の入力側の積分器５に設けた
スイッチ回路ＳＷＩを電圧に応じた周期で動作させ、積
分器５の電荷を放電させる。これにより、積分器内の電
荷が飽和することを回避することができる。また積分器
５の出力電圧と位相比較器２の出力電圧をお互いに打消
し合う波形とすることができるので、電圧制御発振器４
の制御電圧を一定値に維持できる。その結果、電圧制御
発振器４の発振周波数ｆｖｃ。が定常的に中心周波数か
らずれることになり、直流による周波数変調が可能とな
る。 上記のように、電圧制御発振器４の発振周波数ｆｖｅｏ
が、比較周波数ｆ、により決まる中心周波数からずれて
いる場合、位相比較器２の出力は一定周期毎に特定の波
形となる。放電パルス発生器６は、この特定波形を捉え
て放電パルスを発生させ、それをトリガとしてスイッチ
回路ＳＷＩを一定周期毎に動作させることができる。
スイッチ回路ＳＷＩを電圧に応じた周期で動作させ、積
分器５の電荷を放電させる。これにより、積分器内の電
荷が飽和することを回避することができる。また積分器
５の出力電圧と位相比較器２の出力電圧をお互いに打消
し合う波形とすることができるので、電圧制御発振器４
の制御電圧を一定値に維持できる。その結果、電圧制御
発振器４の発振周波数ｆｖｃ。が定常的に中心周波数か
らずれることになり、直流による周波数変調が可能とな
る。 上記のように、電圧制御発振器４の発振周波数ｆｖｅｏ
が、比較周波数ｆ、により決まる中心周波数からずれて
いる場合、位相比較器２の出力は一定周期毎に特定の波
形となる。放電パルス発生器６は、この特定波形を捉え
て放電パルスを発生させ、それをトリガとしてスイッチ
回路ＳＷＩを一定周期毎に動作させることができる。
以下、本発明の実施例を詳細に説明する。
第１図は本発明を適用する位相同期ループ回路の実施例
のブロック図である。 同図に示す１は一定な周波数Ｍ−ｆｒを発振する基準発
振器、２は位相比較器でその回路例は第２図に示しであ
る。３は抵抗Ｒ２、コンデンサＣ２および比較増幅器１
０からなるループフィルタ（ＬＰＦ）である。Ｒ１およ
びＲ４は比較増幅器１０の人力抵抗である。４は電圧制
御発振器（ＶＣＯ，）、５はコンデンサＣＩ、抵抗Ｒ，
および比較増幅器１１からなる積分器である。ＳＷＩは
スイッチングトランジスタ、６は放電パルス発生器でそ
の回路例は第３図に示しである。同じく第１図の７はｌ
／Ｎ分周器、８は ｌ／Ｎ分周器、９は発振子である。 位相比較器２は、第２図に示すように一対のフリップフ
ロップ１３ａと １３ｂ、アンドゲート１４、対スイッ
チＳ■２ａとｓｗｚｂ、同一抵抗値の一対の抵抗Ｒｐａ
と Ｒｐｂから構成されている。 第３図には放電パルス発生器６の回路の実施例が示しで
ある。回路はコンパレータ２１・２２、アンドゲート２
３・２４、オアゲート２５およびタイミング回路２６か
ら構成されている。 第４図には第１図から第３図の回路の各部における出力
波形を示しである。この出力波形を参照しつつ回路の動
作を説明する。 第１図の回路では、基準発振器１で発振した周波数Ｎ−
ｆｒ（第４図 （ｇ））がｌ／Ｎ分周器７で分周され比
較周波数ｆｒ（第４図 （ｆｌ 参照）になり、位相比
較器２の入力端子Ｈに定常的に入力している。 一方、変調入力端子Ｐ１の信号は積分器５により積分さ
れる。この積分出力と位相比較器２の出力との加算電圧
がループフィルタ３を通って電圧制御発振器４に入力す
る。電圧制御発振器４は、この入力端子に応じた周波数
ｆｖｃｏを発振する。 変調入力端子Ｐ１の入力Ｖ、・０のとき、電圧制御発振
器４の発振周波数ｆｖｃｏは、 ｆｖｃｏ＝Ｎ−ｆｒ となっている。変調入力端子Ｐ、に直流定電圧Ｖｍを加
えると（ｖ、・Ｖｍ、第４図 （ａ））、電圧制御発振
器４の発振周波数ｆｖｃｏは変化する。その変化量をＮ
・Δｆとすると、 ｆ’ｖｃｏ＝Ｎ−ｆｒ＋Ｎ ・Δｆ になる。この発振周波数ｆｖｃｏは分周器８で１／Ｎに
分周され周波数ｆｖとなり位相比較器２の入力端子■に
入力し、入力端子Ｒから入力している比較周波数ｆｒと
位相比較器２により位相の比較がされる。発振周波数ｆ
ｖｃｏはＮ４ｒ−＝ Ｎ−ｆｒ＋ Ｎ・Δｆと変化して
るから、位相比較器２の出力■３は、（ｄ）に示す電圧
波形となる。その平均値が破線で示しである。 位相比較器２は、第２図に示したように対称形であるた
め、端子ＲとＶの位相差が２π毎に同じ出力を発生する
。したがってｔｐを求めると、位相比較器２の端子Ｒに
加わる比較周波数ｆｒと端子Ｖに加わる周波数ｆｖの周
波数差がΔｆのときの１秒間の繰返し回数ｋ（＝整数）
は、 であるから、 となる。 前記したように位相比較器２は、入力端子ＲとＶとの間
の位相差が２π毎に同じ出力が発生し、位相差が２πよ
りわずか小さいときに出力■。 中の波形Ｓが発生して放電パルス発生器６の端子Ｐに入
力する。一方、放電パルス発生器６のタイミング回路２
６は、比較周波数ｆｒ毎に周波数Ｎ−Ｆｒをカウントし
、一定のカウント毎に第４図 Ｔｈｌに示すタイミング
パルスＶｗでタイミングがとられている。そのため、波
形Ｓが入力している放電パルス発生器６は、コンパレー
タ２１、タイミングパルスＶｗ、およびアンドゲート２
３により波形Ｓを検出する。したがって比較周波数ｆ１
１の立上がりの直前のタイミングで （ｃｌに示す出力
ｖ５のパルスを発生させる。このパルスをトリガとして
スイッチＳＷＩが動作する。 そのスイッチ動作で積分器１が放電し、出力■２は第４
図 （ｂ）に示すように、 （ｔはスイッチＳＷＩをオンからオフにした直後、すな
わち出力ｖ５のパルス立下がりからの時間）となる。 ここで出力ｖ２とｖ３について比較してみる。抵抗Ｒ３
および抵抗Ｒ４がＲ３＝ Ｒ，＝ Ｒ，に選んであると
、出力■２とｖ、ノ平均値（第４図 （ｄ）（７）破線
）が２．５Ｖ（７）軸を対称軸として対称となるように
、すなわち（ｂ）の電圧ｖ２が２．５ｖからＯｖまで変
化する時間とｔｐとが等しくなるように、周波数Ｎｆｒ
＋Ｎ・Δｆを電圧制御発振器４が発振する。その結果、
出力■２とｖ３が打消しあい、ループフィルタ３のコン
デンサＣ２に流入する電流が零になる。すなわちループ
フィルタ３の出力ｖ４（＝■ｃ＋ΔＶ、第４図（ｃ）参
照）は一定になる。したがって電圧制御発振器４の発振
周波数ｆｖｃｏ （＝ Ｎ−ｆ＊＋Δｆ）も一定となる
。 上記したように、変調入力端子Ｐ１に、直流定電圧Ｖ、
を加えると、ループフィルタ３の出力ｖ４がΔ■だけ変
化して一定になるため、発振周波数ｆｖｃｏはΔｆだけ
変化して一定となり、これが定常状態として続く。この
ことは直流による周波数変調が実現できることを示して
いる。 なお上記した実施例では変調入力端子Ｐ１の入力Ｖ、＝
Ｖ、、＞０ （第４図（ａ）参照）を例示したが、第５
図（ａ）に示すようにＶ ＋ ” Ｖｍ ＜ Ｏの場合
についても同様に説明できる。この場合、位相比較器２
の出力ｖ３の波形は第５図 ｆｄ）に示した波形となる
。出力■、中の波形Ｓ°は、放電パルス発生器６のコン
パレータ２２とタイミングパルス■１およびアンドゲー
ト２４により検出される また位相比較器は、第２図の構成以外でも良く、位相比
較器の構成に合わせて放電パルス発生器を構成し、本発
明を実施することができる。
のブロック図である。 同図に示す１は一定な周波数Ｍ−ｆｒを発振する基準発
振器、２は位相比較器でその回路例は第２図に示しであ
る。３は抵抗Ｒ２、コンデンサＣ２および比較増幅器１
０からなるループフィルタ（ＬＰＦ）である。Ｒ１およ
びＲ４は比較増幅器１０の人力抵抗である。４は電圧制
御発振器（ＶＣＯ，）、５はコンデンサＣＩ、抵抗Ｒ，
および比較増幅器１１からなる積分器である。ＳＷＩは
スイッチングトランジスタ、６は放電パルス発生器でそ
の回路例は第３図に示しである。同じく第１図の７はｌ
／Ｎ分周器、８は ｌ／Ｎ分周器、９は発振子である。 位相比較器２は、第２図に示すように一対のフリップフ
ロップ１３ａと １３ｂ、アンドゲート１４、対スイッ
チＳ■２ａとｓｗｚｂ、同一抵抗値の一対の抵抗Ｒｐａ
と Ｒｐｂから構成されている。 第３図には放電パルス発生器６の回路の実施例が示しで
ある。回路はコンパレータ２１・２２、アンドゲート２
３・２４、オアゲート２５およびタイミング回路２６か
ら構成されている。 第４図には第１図から第３図の回路の各部における出力
波形を示しである。この出力波形を参照しつつ回路の動
作を説明する。 第１図の回路では、基準発振器１で発振した周波数Ｎ−
ｆｒ（第４図 （ｇ））がｌ／Ｎ分周器７で分周され比
較周波数ｆｒ（第４図 （ｆｌ 参照）になり、位相比
較器２の入力端子Ｈに定常的に入力している。 一方、変調入力端子Ｐ１の信号は積分器５により積分さ
れる。この積分出力と位相比較器２の出力との加算電圧
がループフィルタ３を通って電圧制御発振器４に入力す
る。電圧制御発振器４は、この入力端子に応じた周波数
ｆｖｃｏを発振する。 変調入力端子Ｐ１の入力Ｖ、・０のとき、電圧制御発振
器４の発振周波数ｆｖｃｏは、 ｆｖｃｏ＝Ｎ−ｆｒ となっている。変調入力端子Ｐ、に直流定電圧Ｖｍを加
えると（ｖ、・Ｖｍ、第４図 （ａ））、電圧制御発振
器４の発振周波数ｆｖｃｏは変化する。その変化量をＮ
・Δｆとすると、 ｆ’ｖｃｏ＝Ｎ−ｆｒ＋Ｎ ・Δｆ になる。この発振周波数ｆｖｃｏは分周器８で１／Ｎに
分周され周波数ｆｖとなり位相比較器２の入力端子■に
入力し、入力端子Ｒから入力している比較周波数ｆｒと
位相比較器２により位相の比較がされる。発振周波数ｆ
ｖｃｏはＮ４ｒ−＝ Ｎ−ｆｒ＋ Ｎ・Δｆと変化して
るから、位相比較器２の出力■３は、（ｄ）に示す電圧
波形となる。その平均値が破線で示しである。 位相比較器２は、第２図に示したように対称形であるた
め、端子ＲとＶの位相差が２π毎に同じ出力を発生する
。したがってｔｐを求めると、位相比較器２の端子Ｒに
加わる比較周波数ｆｒと端子Ｖに加わる周波数ｆｖの周
波数差がΔｆのときの１秒間の繰返し回数ｋ（＝整数）
は、 であるから、 となる。 前記したように位相比較器２は、入力端子ＲとＶとの間
の位相差が２π毎に同じ出力が発生し、位相差が２πよ
りわずか小さいときに出力■。 中の波形Ｓが発生して放電パルス発生器６の端子Ｐに入
力する。一方、放電パルス発生器６のタイミング回路２
６は、比較周波数ｆｒ毎に周波数Ｎ−Ｆｒをカウントし
、一定のカウント毎に第４図 Ｔｈｌに示すタイミング
パルスＶｗでタイミングがとられている。そのため、波
形Ｓが入力している放電パルス発生器６は、コンパレー
タ２１、タイミングパルスＶｗ、およびアンドゲート２
３により波形Ｓを検出する。したがって比較周波数ｆ１
１の立上がりの直前のタイミングで （ｃｌに示す出力
ｖ５のパルスを発生させる。このパルスをトリガとして
スイッチＳＷＩが動作する。 そのスイッチ動作で積分器１が放電し、出力■２は第４
図 （ｂ）に示すように、 （ｔはスイッチＳＷＩをオンからオフにした直後、すな
わち出力ｖ５のパルス立下がりからの時間）となる。 ここで出力ｖ２とｖ３について比較してみる。抵抗Ｒ３
および抵抗Ｒ４がＲ３＝ Ｒ，＝ Ｒ，に選んであると
、出力■２とｖ、ノ平均値（第４図 （ｄ）（７）破線
）が２．５Ｖ（７）軸を対称軸として対称となるように
、すなわち（ｂ）の電圧ｖ２が２．５ｖからＯｖまで変
化する時間とｔｐとが等しくなるように、周波数Ｎｆｒ
＋Ｎ・Δｆを電圧制御発振器４が発振する。その結果、
出力■２とｖ３が打消しあい、ループフィルタ３のコン
デンサＣ２に流入する電流が零になる。すなわちループ
フィルタ３の出力ｖ４（＝■ｃ＋ΔＶ、第４図（ｃ）参
照）は一定になる。したがって電圧制御発振器４の発振
周波数ｆｖｃｏ （＝ Ｎ−ｆ＊＋Δｆ）も一定となる
。 上記したように、変調入力端子Ｐ１に、直流定電圧Ｖ、
を加えると、ループフィルタ３の出力ｖ４がΔ■だけ変
化して一定になるため、発振周波数ｆｖｃｏはΔｆだけ
変化して一定となり、これが定常状態として続く。この
ことは直流による周波数変調が実現できることを示して
いる。 なお上記した実施例では変調入力端子Ｐ１の入力Ｖ、＝
Ｖ、、＞０ （第４図（ａ）参照）を例示したが、第５
図（ａ）に示すようにＶ ＋ ” Ｖｍ ＜ Ｏの場合
についても同様に説明できる。この場合、位相比較器２
の出力ｖ３の波形は第５図 ｆｄ）に示した波形となる
。出力■、中の波形Ｓ°は、放電パルス発生器６のコン
パレータ２２とタイミングパルス■１およびアンドゲー
ト２４により検出される また位相比較器は、第２図の構成以外でも良く、位相比
較器の構成に合わせて放電パルス発生器を構成し、本発
明を実施することができる。
以上説明したように、本発明の位相間器ループ回路は、
入力側の積分器の電荷を放電させることができるので、
直流による周波数変調が可能となる。しかも周波数が高
安定である。したがって、例えば直流成分を含むデジタ
ルデータを伝送する無線通信装置、測定器等に応用する
ことができる。
入力側の積分器の電荷を放電させることができるので、
直流による周波数変調が可能となる。しかも周波数が高
安定である。したがって、例えば直流成分を含むデジタ
ルデータを伝送する無線通信装置、測定器等に応用する
ことができる。
第１図は本発明を適用する位相同期ループ回路の実施例
のブロック図、第２図は位相比較器の回路の実施例を示
す図、第３図は放電パルス発生器の回路の実施例を示す
図、第４図は上記実施例の回路の各部における出力波形
図、第５図は入力電圧の極性が第４図とは異なる場合の
出力波形図である。 １−・・基準発振器 ２・・・位相比較器３・・・
ループフィルタ ４・・・電圧制御発振器５・・・積分
器 ６・・・放電パルス発生器７．８・・・分
周器 ９・・・発振子１０、ｌ ｌ ・・・比較増
幅器 ＳＷｌ、５Ｗ１ａ、５Ｗ１ｂ−・スイッチ１３ａ、１３
ｂ・・・フリップフロップ１４．２３．２４・・・アン
ドゲート ２１・２２・・・コンパレータ
のブロック図、第２図は位相比較器の回路の実施例を示
す図、第３図は放電パルス発生器の回路の実施例を示す
図、第４図は上記実施例の回路の各部における出力波形
図、第５図は入力電圧の極性が第４図とは異なる場合の
出力波形図である。 １−・・基準発振器 ２・・・位相比較器３・・・
ループフィルタ ４・・・電圧制御発振器５・・・積分
器 ６・・・放電パルス発生器７．８・・・分
周器 ９・・・発振子１０、ｌ ｌ ・・・比較増
幅器 ＳＷｌ、５Ｗ１ａ、５Ｗ１ｂ−・スイッチ１３ａ、１３
ｂ・・・フリップフロップ１４．２３．２４・・・アン
ドゲート ２１・２２・・・コンパレータ
Claims (1)
- 【特許請求の範囲】 １、基準発振器からの比較周波数を位相比較器、ループ
フィルタ、および電圧制御発振器を有する閉ループに導
入し、該電圧制御発振器からフィードバックした周波数
と、前記比較周波数とを該位相比較器で比較した値によ
り該電圧制御発振器の発振周波数を制御する位相同期ル
ープ回路であって、変調信号の入力から該ループフィル
タに到る間に積分器を有し、該積分器はスイッチ回路に
より蓄積電荷を放電可能であることを特徴とする直流成
分を含む変調信号による周波数変調可能な位相同期ルー
プ回路。 ２、前記スイッチ回路が放電パルス発生器からのパルス
信号をトリガとして作動し、該放電パルス発生器は前記
位相比較器の出力が一定閾値を越えたときに該パルス信
号が発生する回路であることを特徴とする請求項第１項
に記載の直流成分を含む変調信号による周波数変調可能
な位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268591A JPH03131105A (ja) | 1989-10-16 | 1989-10-16 | 直流成分を含む変調信号による周波数変調可能な位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268591A JPH03131105A (ja) | 1989-10-16 | 1989-10-16 | 直流成分を含む変調信号による周波数変調可能な位相同期ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03131105A true JPH03131105A (ja) | 1991-06-04 |
Family
ID=17460662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268591A Pending JPH03131105A (ja) | 1989-10-16 | 1989-10-16 | 直流成分を含む変調信号による周波数変調可能な位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03131105A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5764300A (en) * | 1994-07-28 | 1998-06-09 | Thomson Consumer Electronics, Inc. | Control system having reduced response time |
| US7062236B2 (en) * | 2000-12-22 | 2006-06-13 | Nokia Corporation | Transmitter circuits |
-
1989
- 1989-10-16 JP JP1268591A patent/JPH03131105A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5764300A (en) * | 1994-07-28 | 1998-06-09 | Thomson Consumer Electronics, Inc. | Control system having reduced response time |
| US7062236B2 (en) * | 2000-12-22 | 2006-06-13 | Nokia Corporation | Transmitter circuits |
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