JPH0313116A - フリップフロップ回路 - Google Patents

フリップフロップ回路

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JPH0313116A
JPH0313116A JP1150091A JP15009189A JPH0313116A JP H0313116 A JPH0313116 A JP H0313116A JP 1150091 A JP1150091 A JP 1150091A JP 15009189 A JP15009189 A JP 15009189A JP H0313116 A JPH0313116 A JP H0313116A
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JP
Japan
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resistor
signal input
power supply
transistor
flip
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JP1150091A
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English (en)
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Shiyuusei Tago
多胡　州星
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NEC Corp
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NEC Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフリップフロップ回路に係シ、特に電流切り換
え型論理回路におけるセット信号入力もしくはリセット
信号入力を有するフリップフロップ回路に関する。
〔従来の技術〕
従来の一般的な電流切り換え型論理回路におけるセット
信号入力、リセット信号入力を有するフリツプフロツプ
回路を、第４図を用いて説明する。
第４図に示すフリツプフロツプ回路は、コレクタが抵抗
５を介して、高位側電源端子１に接続され、エミッタが
共通接続点１７よシ定電流源１８を介して低位側電源端
子２に接続された第１のデータ保持用トランジスタ１１
と、同様にコレクタが抵抗６を介して高位側電源端子１
に接続され、エミッタが共通接続点１７に接続された第
２のデータ保持用トランジスタ１２と、ベースがセット
信号入力端子３に接続され、コレクタが第１のデータ保
持用トランジスタ１１のコレクタに接続され、エミッタ
が共通接続点１７に接続されたセット信号入力用トラン
ジスタ１８と、ベースがリセット信号入力端子４に接続
され、コレクタが第２のデータ保持用トランジスタ１２
のコレクタに接続され、エミッタが共通接続点１７に接
続されたリセット信号入力用トランジスタ１９と、コレ
クタが直接高位側電源端子１に接続されベースが第１の
データ保持用トランジスタ１１のコレクタに接続され、
エミッタが出力端子１５に接続されると共に抵抗９を介
し第２のデータ保持用トランジスタ１２０ベースに接続
され、さらに抵抗８を介して低位側電源端子２に接続さ
れた第１の帰還用エミッタ・７オロワ・トランジスタ１
３と、同様にコレクタが直接高位側電源端子１に接続さ
れ、ベースが出力端子１６に接続されると共に抵抗１０
を介して第１のデータ保持用トランジスタ１１のベース
に接続され、さらに抵抗７を介して低位側電源端子２に
接続された第２の帰還用エミッタ・フォロワ・トランジ
スタ１６とにより、几Ｓ型のフリップフロップ回路を構
成している。
今、リセット信号入力端子４がロー（低い）レベルの時
、セット信号入力端子３が一旦ハイレペルとなると、電
流杜抵抗５を流れ、抵抗６には流れず、その結果出力端
子１５はローレベル、出力端子１６はハイレベルとなる
。この後、セット信号入力端子３がローレベルとなって
も、抵抗５に流れる電流はリセット信号入力端子４がハ
イレベルとならない限シ、第１のデータ保持用トランジ
スタ１１によシ保持されるため、出力端子１５および１
６のレベルは変化しない。また、セット信号入力端子３
が四−レベルの時のリセット信号入力端子４のレベル状
態による回路動作についても、セット信号の場合と同様
である。
ここで、第３図の回路中の抵抗１６．１５は、データ保
持用トランジスタ１１および１２のペース電位のハイレ
ベルと、セット信号入力用トランジスタ１８もしくはリ
セット信号入力用トランジスタ１９のベース電位のハイ
レベルとが競合を起こさない為に、データ保持用トラン
ジスタ１１および１２のベース電位のハイレベルが、出
力端子１６および１３のハイレベルから、抵抗９および
１０による電圧降下分低いレベルとするレベル・シフト
抵抗と呼ばれるものである。
〔発明が解決しようとする課題〕
ＬＳＩの超高集積化が進む今日、回路を構成する素子数
を必要最小限にする事が重要な課題であるが、前述した
ような従来の７リツプ７０ツブ回路は、通常の論理振幅
を決める抵抗５，６エミツタフオロワ抵抗７．８の他に
、レベルシフト抵抗９．１０が必要であ）、さシにこの
レベルシフト抵抗９およびＩＯＫよるレベルシフト分が
電源電圧に依在して変化するため、動作電源マージンが
小さくなるという欠点を有している。
本発明の目的は、前記欠点が解決され、レベルシフト用
の抵抗が１つで済み、さらにこの抵抗による電圧降下が
電源電圧に依存しないようＫしたフリップフロップ回路
を提供することにある。
〔課題を解決するための手段〕
本発明のフリップフロップ回路は、上記問題点を解決す
るため２つのデータ保持用トランジスタのエミッタが直
接接続され、さらに抵抗を介し、セット信号入力用トラ
ンジスタまたはリセット信号入力用トランジスタのエミ
ッタと共に定電流源を介して低位側電源端子に接続され
ているという特徴を有している。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のフリップフロップ回路
を示す回路図である。
第１図において、本実施例の７リツプ７０ツブ回路は、
互いのエミッタが直接接続されると共に、他端が低位側
電源端子２に接続された定電流源１８に抵抗２０を介し
て、共通接続点２１にて接続され、互いのコレクタがそ
れぞれ抵抗５，６を介して高位側電源端子ＩＫ接続され
たデータ保持用トランジスタ１１．１２と、ベースがセ
ット信号入力端子３に接続され、コレクタがデータ保持
用トランジスタ１１のコレクタに接続され、エミッタが
共通接続点２１に接続されたセット信号入力用トランジ
スタ１８と、ベースがリセット信号入力端子４に接続さ
れ、コレクタがデータ保持用トランジスタ１２のコレク
タに接続され、エミッタが共通接続点２１に接続され九
リセット信号入力用トランジスタ１９と、コレクタが高
位側電源端子１に接続され、ベースがデータ保持用トラ
ンジスタ１のコレクタに接続され、エミッタが出力端子
１５およびデータ保持用トランジスタ１２のベースに直
接接続されると共に、抵抗８を介して低位側電源端子２
に接続された帰還用エミッタ・フォロワ・トランジスタ
１３と、同様にコレクタが高位側電源端子１に接続され
、ベースがデータ保持用トランジスタ１２のコレクタに
接続され、エミッタが出力端子１６およびデータ保持用
トランジスタ１１のベースに直接接続されると共に、抵
抗７を介して低位側電源端子２に接続された帰還用エミ
ッタ・フォロワ・トランジスタ１４とを含ミ、構成され
ている。
今、セット信号入力端子３と、リセット信号入力端子４
とが共にローレベルであシ、出力端子１５がハイレベル
、出力端子１６がローレベルであるとすると、電流は、
抵抗６データ保持用トランジスタ１２．抵抗２０を流れ
ている。この時、抵抗２０による電圧降下が、約ｘｏｏ
ｍＶ乃至２００ｍＶとなる様に、抵抗２０の値が設定さ
れる。
次に、この状態からセット信号入力端子７がハイレベル
に変化すると、初期過渡状態において、データ保持用ト
ランジスタ１２のベース電位はセット信号入力端子３と
同じハイレベルであるが、セット信号入力用トランジス
タ１８のベース・エミッタ間には、データ保持用トラン
ジスタ１２０ペース・エミッタ間の電位差よシ抵抗２０
の両端の電位差分だけ大きな電圧が加わる。その結果、
セット信号入力用トランジスタ１８がオフ状態からオン
状態へ、データ保持用トランジスタ１２がオン状態から
オフ状態へと変化し、電流路が抵抗６から抵抗５へ変化
することによシ、出力端子１５はローレベル、出力端子
１６はハイレベルと彦る。
この状態から、再びセット信号入力端子３がローレベル
に変化しても、抵抗几５に流れる電流はデータ保持用ト
ランジスタ１１によシ保持されるため、出力端子１５お
よび１６の状態は変化しない。
リセット信号入力端子４のレベル状態による回路動作に
ついても、前記のセット信号入力端子３の場合と同様で
ある。
第２図は本発明の第２の実施例のフリッフ゛フロップ回
路のうちマスク側回路を示す回路図、第３図は第２の実
施例のフリップフロップ回路のうちスレーブ側回路を示
す回路図である。
第２図の矢印Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈは第３図
の同一の矢印に各々接続され、第２図、第３図を合わせ
て、本発明の第２の実施例のフリップフロップ回路とな
る。
第２図において、本実施例のフリップフロップ回路のマ
スター側回路は、ｎｐｎト９ンジスタ２２乃至３３と、
定電流源３４と、抵抗３５乃至４１と、クロック信号入
力端子４３と、リセット信号入力端子４５と、データ信
号入力端子４４と、第１基準電源端子６０とを含み、構
成される。
−力筒３図において、スレイプ側回路はｎｐｎ　）ラン
ラスタ４６乃至５２，５５，５６と、抵抗５３゜５４．
５７，５８．５９と、定電流源６０と、高位側電源端子
１と、低位側電源端子２と、出力端子６１１６２とを含
み、構成される。
第２図、第３図において１本実施例のフリップフロップ
回路は、一般的なマスタースレーブ型リセット付きＤタ
イプフリップフロラプ回路である。
つま夛、第２図のマスター側回路、第３図のスレーブ側
回路と、２つのデータ保持用トランジスタ２２．２３，
４６．４７のエミッタ同士が直接接続され、さらに抵抗
３７．５７を介して、リセット信号入力トランジスタ２
６．５０のエミッタと共に１下位第２論理レベルの差動
回路を構成するトランジスタ３２．５１のコレクタに各
々接続されている。
今、リセット信号入力端子４５がローレベルの場合、ク
ロック信号入力端子４３がローレベル時において、マス
ター側回路では、トランジスタ２４および２５によシ、
次に保持するべきデータを読み込み、スレーブ側回路で
はトランジスタ４６および４７において、以前のデータ
を出力端子６１゜６２に保持している。次に、クロック
信号入力端子４３がハイレベルに立ち上がると、マスタ
ー側では読み込んだデータをトランジスタ２２および２
３によシ保持し、これを受けてスレーブ側ではトランジ
スタ４８および４９によシ、このデータを出力端子６１
および６２に出力する。
本回路においても、リセット信号入力端子４５がローレ
ベルからハイレベルに立ち上がると、マスター側および
スレーブ側共、前記第１の実施例と同様に、抵抗３７お
よび５７によシ、リセット信号入力端子４５のハイレベ
ルが、データ保持用トランジスタ２２．２３および４６
．４７のベースのハイレベルと競合することなく、確実
にリセットが有効となる。
〔発明の効果〕
以上説明してきたように本発明によれば従来技術に比べ
、セット信号もしくはリセット信号のハイレベルと内部
保持データのハイレベルとの競合を防止するために必要
な抵抗が１個で済むため集積化に適し、さらにこの抵抗
によるレベルシフト分が電源電圧に依存しないため動作
電源マージンが大きくなるという効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例のフリップフロップ回路
を示す回路図、第２図は本発明の第２の実施例のフリッ
プフロップ回路の一部を示す回路図、第３図は本発明の
第２の実施例のフリップフロップ回路の他部を示す回路
図、第４図は従来のフリップフロップ回路を示す回路図
である。 １１乃至１４，１８．１９．２２乃至３３゜４６乃至５
２，５５．５６・・・トランジスタ、５乃至１０．２０
．３５乃至４１．５３，５４．５７乃至５９・・・抵抗
、１８，３４．６０・・一定電流源、１７．２１・・・
共通接続端子、１．２・・・電源端子、３．４・・・信
号入力端子、１５，１６．６１．６２・・・出力端子、
６０．４２・・・基準電源端子。

Claims (1)

    【特許請求の範囲】
  1. 第１、第２のデータ保持用トランジスタのエミ同士を共
    通接続して定電流源まで導き、セット信号入力トランジ
    スタとリセット信号入力トランジスタのエミッタ同士を
    共通接続して前記定電流源まで導き、電流通路を切り換
    える事により、データの読み込みおよび保持を行なうフ
    リップフロップ回路において、前記第１、第２のデータ
    保持用トランジスタのエミッタ同士の共通接続点と前記
    定電流源との間に抵抗が介在していることを特徴とする
    フリップフロップ回路。
JP1150091A 1989-06-12 1989-06-12 フリップフロップ回路 Pending JPH0313116A (ja)

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Application Number Priority Date Filing Date Title
JP1150091A JPH0313116A (ja) 1989-06-12 1989-06-12 フリップフロップ回路
EP19900306371 EP0403215A3 (en) 1989-06-12 1990-06-12 Flip-flop circuit

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JP1150091A JPH0313116A (ja) 1989-06-12 1989-06-12 フリップフロップ回路

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JP1150091A Pending JPH0313116A (ja) 1989-06-12 1989-06-12 フリップフロップ回路

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JP (1) JPH0313116A (ja)

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EP0403215A3 (en) 1993-07-21
EP0403215A2 (en) 1990-12-19

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