JPH03132993A - センス増幅回路 - Google Patents
センス増幅回路Info
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- JPH03132993A JPH03132993A JP1272008A JP27200889A JPH03132993A JP H03132993 A JPH03132993 A JP H03132993A JP 1272008 A JP1272008 A JP 1272008A JP 27200889 A JP27200889 A JP 27200889A JP H03132993 A JPH03132993 A JP H03132993A
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- 230000003321 amplification Effects 0.000 abstract description 18
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はセンス増幅回路に関する。
ＬＳＩを構成する回路素子の微細化と電源電圧の低下に
より、メモリセルから読み出される信号電圧は減少しつ
つある。それにもかかわらず、メモリアクセス時間の高
速化を図るためには、信号電圧を増幅するセンス増幅回
路の高速動作が必須条件となる。
より、メモリセルから読み出される信号電圧は減少しつ
つある。それにもかかわらず、メモリアクセス時間の高
速化を図るためには、信号電圧を増幅するセンス増幅回
路の高速動作が必須条件となる。
このセンス増幅を高速化するための回路として、例えば
１９８９年ＶＳＬ １回路シンポジウムの予稿集ｒ １
９ｇ９年、シンポジウム・イン・ブイエルニスアイ・サ
ーキット、ダイジェスト・オブ・テクニカル・ヘーパー
ズ（１９８９ＳＹＭＰＯ８ＩＵＭ ＯＮ ＶＳＬＩ Ｃ
ＩＲＣｔＪＩＴＳ、ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩ
ＣＡＬ ＰＡＰＥＲ３）、の１１４ページに記載されて
いるものがある。この回路を第５図に示す。
１９８９年ＶＳＬ １回路シンポジウムの予稿集ｒ １
９ｇ９年、シンポジウム・イン・ブイエルニスアイ・サ
ーキット、ダイジェスト・オブ・テクニカル・ヘーパー
ズ（１９８９ＳＹＭＰＯ８ＩＵＭ ＯＮ ＶＳＬＩ Ｃ
ＩＲＣｔＪＩＴＳ、ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩ
ＣＡＬ ＰＡＰＥＲ３）、の１１４ページに記載されて
いるものがある。この回路を第５図に示す。
このセンス増幅回路は、ＣＭＯＳ型フリップフロップか
らなる増幅回路に加え、該フリップフロップのＰチャネ
ル型ＭＩＳＦＥＴの共通ソースＳＡＰを、センス開始信
号線φｓｐをゲートに接続しなＰチャネル型ＭＩＳＦＥ
ＴのトランスファゲートＱｐを介して電源電圧レベル■
ＣＣに接続し、かつ、Ｎチャネル型ＭＩＳＦＥＴの共通
ソースＳＡＮを、センス開始信号線φＳＮをゲートに接
続したＮチャネル型ＭＩＳＦＥＴのトランスファゲート
ＱＮを介して接地レベル■ＳＳに接続している。
らなる増幅回路に加え、該フリップフロップのＰチャネ
ル型ＭＩＳＦＥＴの共通ソースＳＡＰを、センス開始信
号線φｓｐをゲートに接続しなＰチャネル型ＭＩＳＦＥ
ＴのトランスファゲートＱｐを介して電源電圧レベル■
ＣＣに接続し、かつ、Ｎチャネル型ＭＩＳＦＥＴの共通
ソースＳＡＮを、センス開始信号線φＳＮをゲートに接
続したＮチャネル型ＭＩＳＦＥＴのトランスファゲート
ＱＮを介して接地レベル■ＳＳに接続している。
ここで、φｓｐを低レベルに、φ５Ｎを高レベルにする
ことによりドライバＭ Ｉ Ｓ Ｆ ＥＴ、 Ｑｏｐ。
ことによりドライバＭ Ｉ Ｓ Ｆ ＥＴ、 Ｑｏｐ。
ＱＤＮを動作させ、節点ＳＡＰ、ＳＡＮをプリチャージ
レベルからそれぞれｖｃｃ、ｖｓ、ｓにしてセンス増幅
を行う。
レベルからそれぞれｖｃｃ、ｖｓ、ｓにしてセンス増幅
を行う。
上記のＳＡＰ、ＳＡＮをドライバＭＩＳＦＥＴで駆動す
るのみのセンス増幅では、ＳＡＰ、ＳＡＮの信号線の抵
抗が大きいため増幅が遅い。しかし、これに加えてトラ
ンスファゲートＱｐとＱＮが導通し、節点ＳＡＰ、ＳＡ
Ｎがそれぞれ電源線に短絡されるため、ｖｃｃ、ｖｓｓ
レベルへの到達が速くなる、従って、ビット線の信号増
幅も高速化する。
るのみのセンス増幅では、ＳＡＰ、ＳＡＮの信号線の抵
抗が大きいため増幅が遅い。しかし、これに加えてトラ
ンスファゲートＱｐとＱＮが導通し、節点ＳＡＰ、ＳＡ
Ｎがそれぞれ電源線に短絡されるため、ｖｃｃ、ｖｓｓ
レベルへの到達が速くなる、従って、ビット線の信号増
幅も高速化する。
従来のセンス増幅回路は、φＳＰ＋ φＳＮの信号線の
配線長が長くなり、配線遅延が大きくなり、φｓｐ、φ
ＳＮの立ち下がり、立ち上がりが遅れ、結果としてセン
ス増幅回路中のトランスファゲートＱＰ、ＱＮの導通が
遅れてしまう欠点があった。
配線長が長くなり、配線遅延が大きくなり、φｓｐ、φ
ＳＮの立ち下がり、立ち上がりが遅れ、結果としてセン
ス増幅回路中のトランスファゲートＱＰ、ＱＮの導通が
遅れてしまう欠点があった。
本発明の目的は、上記の抵抗ｒによる動作遅れをなくし
、更に高速センス増幅を実現する回路を提供することに
ある。
、更に高速センス増幅を実現する回路を提供することに
ある。
第１の発明のセンス増幅回路は、複数のメモリセルを接
続したビット線、第１及び第２のＰチャネル型ＭＩＳＦ
ＥＴのドレインとゲートを各々交差接続し、かつ、前記
第１と第２のＰチャネル型ＭＩＳＦＥＴのソースを接続
したＰチャネル型ダイナミックフリップフロップ回路、
第１及び第２のＮチャネル型ＭＩＳＦＥＴのドレインと
ゲートを各々交差接続して第２のビット線に接続し、か
つ、前記第１と第２のＮチャネル型ＭＩＳＦＥＴのソー
スを接続したＮチャネル型ダイナミックフリップフロッ
プ回路、前記第１のＰチャネル型ＭＩＳＦＥＴのドレイ
ンと前記第１のＮチャネル型ＭＩＳＦＥＴのドレインと
を接続して第１のビット線に接続し、前記第２のＰチャ
ネル型Ｍ Ｉ Ｓ ＦＥＴのドレインと前記第２のＮチ
ャネル型ＭＩＳＦＥＴのドレインとを接続して第２のビ
ット線に接続したＣＭＯＳ型フリップフロップ回路、前
記第１及び第２のＮチャネル型ＭＩＳＦＥＴの共通ソー
スを、列選択回路の出力たる列選択信号線をゲートに接
続したＮチャネル型ＭＩＳＦＥＴからなるトランスファ
ゲートを介して接地レベル電源線と接続した回路とを含
んで構成される。
続したビット線、第１及び第２のＰチャネル型ＭＩＳＦ
ＥＴのドレインとゲートを各々交差接続し、かつ、前記
第１と第２のＰチャネル型ＭＩＳＦＥＴのソースを接続
したＰチャネル型ダイナミックフリップフロップ回路、
第１及び第２のＮチャネル型ＭＩＳＦＥＴのドレインと
ゲートを各々交差接続して第２のビット線に接続し、か
つ、前記第１と第２のＮチャネル型ＭＩＳＦＥＴのソー
スを接続したＮチャネル型ダイナミックフリップフロッ
プ回路、前記第１のＰチャネル型ＭＩＳＦＥＴのドレイ
ンと前記第１のＮチャネル型ＭＩＳＦＥＴのドレインと
を接続して第１のビット線に接続し、前記第２のＰチャ
ネル型Ｍ Ｉ Ｓ ＦＥＴのドレインと前記第２のＮチ
ャネル型ＭＩＳＦＥＴのドレインとを接続して第２のビ
ット線に接続したＣＭＯＳ型フリップフロップ回路、前
記第１及び第２のＮチャネル型ＭＩＳＦＥＴの共通ソー
スを、列選択回路の出力たる列選択信号線をゲートに接
続したＮチャネル型ＭＩＳＦＥＴからなるトランスファ
ゲートを介して接地レベル電源線と接続した回路とを含
んで構成される。
第２の発明のセンス増幅回路は、第１及び第２のＰチャ
ネル型ＭＩＳＦＥＴの共通ソースを、列選択信号の反転
信号を伝達する信号線をゲートに接続したＰチャネル型
ＭＩＳＦＥＴからなるトランスファゲートを介して電源
電圧レベル電源線と接続した回路で構成される。
ネル型ＭＩＳＦＥＴの共通ソースを、列選択信号の反転
信号を伝達する信号線をゲートに接続したＰチャネル型
ＭＩＳＦＥＴからなるトランスファゲートを介して電源
電圧レベル電源線と接続した回路で構成される。
第３の発明のセンス増幅回路は、第１及び第２のＰチャ
ネル型ＭＩＳＦＥＴの共通ソースを、列選択信号の反転
信号を発生する回路を設け、その出力信号をゲートに接
続したＰチャネル型ＭＩＳＦＥＴからなるトランスファ
ゲートを介して電源電圧レベル電源線と接続した回路で
構成される。
ネル型ＭＩＳＦＥＴの共通ソースを、列選択信号の反転
信号を発生する回路を設け、その出力信号をゲートに接
続したＰチャネル型ＭＩＳＦＥＴからなるトランスファ
ゲートを介して電源電圧レベル電源線と接続した回路で
構成される。
第４の発明のセンス増幅回路は、第１及び第２のＰチャ
ネル型ＭＩＳＦＥＴの共通ソースを、列選択信号線をゲ
ートに接続したＮチャネル型ＭＩＳＦＥＴからなるトラ
ンスファゲートを介して電源電圧レベル電源線と接続し
た回路で構成される。
ネル型ＭＩＳＦＥＴの共通ソースを、列選択信号線をゲ
ートに接続したＮチャネル型ＭＩＳＦＥＴからなるトラ
ンスファゲートを介して電源電圧レベル電源線と接続し
た回路で構成される。
従来、１ブロツク全てのセンス増幅回路中のトランスフ
ァゲートＱＰ、ＱＮを、信号φＳＰ＋ φＳＮで駆動し
ていたのに対し、本発明においては、当該トランスファ
ゲートを列選択回路からの出力である列選択信号ＹＤＥ
Ｃで駆動する。
ァゲートＱＰ、ＱＮを、信号φＳＰ＋ φＳＮで駆動し
ていたのに対し、本発明においては、当該トランスファ
ゲートを列選択回路からの出力である列選択信号ＹＤＥ
Ｃで駆動する。
一般に列選択信号線はアルミ等の低抵抗配線が用いられ
る。また、配線に関して、φＳＰ＋ φＳＮはドライバ
回路から１ブロツク全てのセンス増幅回路に接続されな
ければならないのに対し、ＹＤＥＣは列選択回路から選
択された１つのセンス増幅回路に接続されればよいため
、上記信号線φＳＰ＋φ５Ｎに比べ配線長が短くできる
。
る。また、配線に関して、φＳＰ＋ φＳＮはドライバ
回路から１ブロツク全てのセンス増幅回路に接続されな
ければならないのに対し、ＹＤＥＣは列選択回路から選
択された１つのセンス増幅回路に接続されればよいため
、上記信号線φＳＰ＋φ５Ｎに比べ配線長が短くできる
。
従って、本発明によって、センス増幅回路中のトランス
ファゲートＱＰ、ＱＮを駆動する際の配線遅延の影響が
小さくなり、センス増幅の高速化が図れる。
ファゲートＱＰ、ＱＮを駆動する際の配線遅延の影響が
小さくなり、センス増幅の高速化が図れる。
次に本発明の一実施例を図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図である。
メモリセルからデータを読み出しビット線上に信号電圧
が現われた後、０ＭＯ８型フリップフロップの共通ソー
スＳＡＰ、ＳＡＮをそれぞれのドライバＭ Ｉ Ｓ Ｆ
Ｅ Ｔ 、 ＱＤＰ、 ＱＤＮによって駆動し、初期
増幅を行う。
が現われた後、０ＭＯ８型フリップフロップの共通ソー
スＳＡＰ、ＳＡＮをそれぞれのドライバＭ Ｉ Ｓ Ｆ
Ｅ Ｔ 、 ＱＤＰ、 ＱＤＮによって駆動し、初期
増幅を行う。
その後、列選択回路から列選択信号が発生され、ＳＡＮ
と接地線■ＳＳを接続するＱＮが導通し、センス増幅が
加速される。（作用）項で述べたように、従来のセンス
開始信号φＳＮでトランスフアゲ−）ＱＮを駆動する方
式に比べ、本発明の列選択信号ＹＤＥＣで駆動する方式
は配線遅延を小さくすることができ、より高速なセンス
増幅を行うことができる。
と接地線■ＳＳを接続するＱＮが導通し、センス増幅が
加速される。（作用）項で述べたように、従来のセンス
開始信号φＳＮでトランスフアゲ−）ＱＮを駆動する方
式に比べ、本発明の列選択信号ＹＤＥＣで駆動する方式
は配線遅延を小さくすることができ、より高速なセンス
増幅を行うことができる。
第２図は本発明は第２の実施例を示す回路図である。
センス増幅時にＳＡＮと■ＳＳとを接続するの加え、列
選択信号Ｙ Ｄ Ｅ ’Ｃの反転信号ｒσによりＱｐを
導通させ、Ｐチャネル型ダイナミックフリップフロップ
の共通ソースＳＡＰと■ＣＣ電源線とを接続することに
よって、ＳＡＰのＶＣＣレベルへの到達も高速化を図っ
ている。
選択信号Ｙ Ｄ Ｅ ’Ｃの反転信号ｒσによりＱｐを
導通させ、Ｐチャネル型ダイナミックフリップフロップ
の共通ソースＳＡＰと■ＣＣ電源線とを接続することに
よって、ＳＡＰのＶＣＣレベルへの到達も高速化を図っ
ている。
第３図は本発明の第３の実施例を示す回路図である。
第２の発明において、列選択信号ＹＤＥＣの反転信号ｒ
を列選択回路部から発生し、かつメモリセルアレイ上を
ＹＤＥＣとｙｙ丁で−の２本の信号線かはしるという点
を改良し、センス増幅回路にＹＤＥＣの反転信号を発生
する回路を設け、この回路の出力をＱｐのゲートに接続
した。
を列選択回路部から発生し、かつメモリセルアレイ上を
ＹＤＥＣとｙｙ丁で−の２本の信号線かはしるという点
を改良し、センス増幅回路にＹＤＥＣの反転信号を発生
する回路を設け、この回路の出力をＱｐのゲートに接続
した。
こうすることにより、メモリセルアレイ上をはしる信号
線を１本に減らし、かつ第２の発明と同様の効果を得る
ことができる。
線を１本に減らし、かつ第２の発明と同様の効果を得る
ことができる。
第４図は本発明の第４の実施例を示す回路図である。
第３の発明で、センス増幅回路に反転回路を設けなけれ
ばならない点を改良し、ＳＡＰとＶｃｃとを接続するト
ランスファゲートＱｐをＮチャネル型ＭＩＳＦＥＴとし
た。こうすることにより、メモリセルアレイ上をはしる
信号線が、Ｙ Ｄ Ｅ Ｃのみでよいうえに、ＹＤＥＣ
の反転信号ｒを発生する必要がなくなる。従って、第３
の発明にあるような反転回路を設ける必要がない。
ばならない点を改良し、ＳＡＰとＶｃｃとを接続するト
ランスファゲートＱｐをＮチャネル型ＭＩＳＦＥＴとし
た。こうすることにより、メモリセルアレイ上をはしる
信号線が、Ｙ Ｄ Ｅ Ｃのみでよいうえに、ＹＤＥＣ
の反転信号ｒを発生する必要がなくなる。従って、第３
の発明にあるような反転回路を設ける必要がない。
以上に述べたように、本発明のセンス増幅回路Ｖよ、セ
ンス増幅回路と電源線を接続するトランスファゲートを
設け、そのトランスファゲートの導通／非導通の制御を
列選択回路からの列選択信号線によって行うことにより
、センス増幅の高速化を実現することができるという効
果がある。
ンス増幅回路と電源線を接続するトランスファゲートを
設け、そのトランスファゲートの導通／非導通の制御を
列選択回路からの列選択信号線によって行うことにより
、センス増幅の高速化を実現することができるという効
果がある。
幅回路Ｎチャネル型フリップフロップ共通ソース、φｓ
ｐ、φＳＮ・・・センス開始信号、ＹＤＥＣ・・・列選
択信号線、ＴＴｒσ・・・ＹＤＥＣの反転信号、ＱＮ・
・・ＳＡＮとＶＳＳを接続するトランスファゲート、Ｑ
Ｐ・・・ＳＡＰとＶＣＣを接続するトランスファゲート
、ＱＤｐ・・・ＳＡＰドライバ回路、ＱＤＮ・・・ＳＡ
Ｎドライバ回路、ＹＳＷ・・・ＢＬとＩＯを接続するト
ランスファゲート、ｒ・・・配線抵抗。
ｐ、φＳＮ・・・センス開始信号、ＹＤＥＣ・・・列選
択信号線、ＴＴｒσ・・・ＹＤＥＣの反転信号、ＱＮ・
・・ＳＡＮとＶＳＳを接続するトランスファゲート、Ｑ
Ｐ・・・ＳＡＰとＶＣＣを接続するトランスファゲート
、ＱＤｐ・・・ＳＡＰドライバ回路、ＱＤＮ・・・ＳＡ
Ｎドライバ回路、ＹＳＷ・・・ＢＬとＩＯを接続するト
ランスファゲート、ｒ・・・配線抵抗。
Claims (4)
- （１）複数のメモリセルを接続したビット線、第１及び
第２のＰチャネル型ＭＩＳＦＥＴのドレインとゲートを
各々交差接続しかつ前記第１と第２のＰチャネル型ＭＩ
ＳＦＥＴのソースを接続したＰチャネル型ダイナミック
フリップフロップ回路、第１及び第２のＮチャネル型Ｍ
ＩＳＦＥＴのドレインとゲートを各々交差接続して第２
のビット線に接続しかつ前記第１と第２のＮチャネル型
ＭＩＳＦＥＴのソースを接続したＮチャネル型ダイナミ
ックフリップフロップ回路、前記第１のＰチャネル型Ｍ
ＩＳＦＥＴのドレインと前記第１のＮチャネル型ＭＩＳ
ＦＥＴのドレインとを接続して第１のビット線に接続し
前記第２のＰチャネル型ＭＩＳＦＥＴのドレインと前記
第２のＮチャネル型ＭＩＳＦＥＴのドレインとを接続し
て第２のビット線に接続したＣＭＯＳ型フリップフロッ
プ回路、前記第１及び第２のＮチャネル型ＭＩＳＦＥＴ
の共通ソースを列選択回路の出力たる列選択信号線をゲ
ートに接続したＮチャネル型ＭＩＳＦＥＴからなるトラ
ンスファゲートを介して接地レベル電源線と接続した回
路とを含むことを特徴とするセンス増幅回路。 - （２）第１及び第２のＰチャネル型ＭＩＳＦＥＴの共通
ソースを、列選択信号の反転信号を伝達する信号線をゲ
ートに接続したＰチャネル型ＭＩＳＦＥＴからなるトラ
ンスファゲートを介して電源電圧レベル電源線と接続し
た回路で構成される請求項（１）記載のセンス増幅回路
。 - （３）第１及び第２のＰチャネル型ＭＩＳＦＥＴの共通
ソースを、列選択信号の反転信号を発生する回路を設け
、その出力信号をゲートに接続したＰチャネル型ＭＩＳ
ＦＥＴからなるトランスファゲートを介して電源電圧レ
ベル電源線と接続した回路で構成される請求項（１）記
載のセンス増幅回路。 - （４）第１及び第２のＰチャネル型ＭＩＳＦＥＴの共通
ソースを、列選択信号をゲートに接続したＮチャネル型
ＭＩＳＦＥＴからなるトランスファゲートを介して電源
電圧レベル電源線と接続した回路で構成される請求項（
１）記載のセンス増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272008A JP2605890B2 (ja) | 1989-10-18 | 1989-10-18 | センス増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272008A JP2605890B2 (ja) | 1989-10-18 | 1989-10-18 | センス増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03132993A true JPH03132993A (ja) | 1991-06-06 |
| JP2605890B2 JP2605890B2 (ja) | 1997-04-30 |
Family
ID=17507855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1272008A Expired - Lifetime JP2605890B2 (ja) | 1989-10-18 | 1989-10-18 | センス増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605890B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411379A (ja) * | 1990-04-27 | 1992-01-16 | Nec Corp | 半導体メモリ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158094A (ja) * | 1984-12-28 | 1986-07-17 | Toshiba Corp | ダイナミツク型メモリのセンスアンプ駆動回路 |
| JPS62234292A (ja) * | 1986-04-04 | 1987-10-14 | Nec Corp | 半導体記憶装置 |
| JPH01133286A (ja) * | 1987-11-17 | 1989-05-25 | Mitsubishi Electric Corp | ダイナミツクｒａｍ |
| JPH02208894A (ja) * | 1989-02-08 | 1990-08-20 | Texas Instr Japan Ltd | センスアンプ回路 |
-
1989
- 1989-10-18 JP JP1272008A patent/JP2605890B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158094A (ja) * | 1984-12-28 | 1986-07-17 | Toshiba Corp | ダイナミツク型メモリのセンスアンプ駆動回路 |
| JPS62234292A (ja) * | 1986-04-04 | 1987-10-14 | Nec Corp | 半導体記憶装置 |
| JPH01133286A (ja) * | 1987-11-17 | 1989-05-25 | Mitsubishi Electric Corp | ダイナミツクｒａｍ |
| JPH02208894A (ja) * | 1989-02-08 | 1990-08-20 | Texas Instr Japan Ltd | センスアンプ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411379A (ja) * | 1990-04-27 | 1992-01-16 | Nec Corp | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2605890B2 (ja) | 1997-04-30 |
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