JPH02208894A - センスアンプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は、センスアンプ回路に、関し、例えばダイナミ
ックＲＡＭ（Ｒａｍｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒ
ｙ　）のセンスアンプ＠路に関するものである。

口、従来技術 従来、ダイナミック凰の記憶素子として、いわゆる１ト
ランジスタ型のＭ　ＯＳ　（Ｍｅｔａｌ　ＯｘｉｄｅＳ
ｅｍｉｃｏｎｄｕｃｔｏｒ　）ダイナミックメモリー素
子においては、情報″０”及び′１”の記憶は、ＭＯ８
容量ニ電荷（エレクトロン）が有るか無いかで実現して
いた（ＮチャｊネルＭＯ３の場合）。この電荷量は非常
に微量であるため、通常、センスアンプと呼ばれる増幅
器で増幅して情報を読み出している。

例えはＩＭビットダイナミックＲＡＭでは、周期当たり
５１２でリフレッシ＆（再書込み）され、活性サイクル
中に同時に動作する２０４８個の感知増幅器（センスア
ンプ）が存在する。これらのセンスアンプは夫々、予電
前レベル次第で、ビット・ラインなＶＤＤ（電源レベル
）まで充電したり、ビット・ラインをＶｓｓ（接地レベ
ル）まで放電したり、或いはその両方を行う電流を必要
とする。そして、ダイナミックＲＡＭ等における電源側
（ＶＤＤ）及び接地側（Ｖｓｓ）＆Ｃは、短時間の周期
に非常に大きな電流スパイクが生じ、アクセス時間が増
加されるＫつれて、その電流スパイク（ピーク電流）の
大きさが増加する。また、実際く図示（回路図）は省略
しであるが、一般にセンスアンプは同時に動作するため
第９図に示すように、ピーク電流が電源側（ｖＤＤ）で
は約−２１ｍＡ、接地側（Ｖｓｓ）では約２４ｍＡと大
きくなる。その結果、オームの法則Ｖ＝Ｉ・Ｒにより生
じる電源側（ＶＤＤ）及び接地側（Ｖｓ　ｓ　）へのノ
イズ（雑音電圧）が増加し、このノイズがダイナミック
ＲＡＭの内部の例えば入出力回路に与えられて他の内部
回路の誤動作の原因となる。

そこで、これまでＫも、上述したセンスアンプをシーケ
ンシャルに動作させてピーク電流を制限することによっ
て、ダイナミックＲＡＭ等におけるノイズを減らす方法
が各積増えられているが、それでもセンシング時く大き
な電流が流れてしまう。

ハ、発明の目的 本発明の目的は、センスアンプの動作によるピーク電流
を減らし、ノイズによる内部回路の誤動作を防止できる
信頼性の高いセンスアンプ回路を提供することにある。

二、発明の構成 即ち、本発明は、電源側と接地側との間に複数のセンス
アンプが接続され、これら複数のセンスアンプの夫々に
おいて少なくとも第１（例えば後述のＮチャ！ネルＭＯ
ＳトランジスタＮｔ　）及び第２（例えば後述のＮチャ
オネルＭＯ８）ランジスタＮｓ）　　のスイッチング素
子が前記センスアンプと前記接地側との間゛に並列に接
続され、前記複数のセンスアンプのうち一部のセンスア
ンプのみを前記第２のスイッチング素子（例えば後述の
ＮチャＩネルＭＯ８）ランジスタＮｓ）を介して選択的
に接地し、かつその後に前記一部のセンスアンプ以外の
センスアンプも含めてすべてのセンスアンプを前記第１
のスイッチング素子（例えば後述のＮチャＩネルＭＯ８
）ランジスタＮ７）を介してＩＩ地するように構成され
たセンスアンプ回路に係るものである。

また、本発明は、電源側と接地側との間に複数のセンス
アンプが接続され、前記複数のセンスアンプのうち第１
群のセンスアンプ（例えば後述のセンスアンプ５Ａ（Ｉ
）・・・・・・ＳＡ＆ｎ））の夫々と前記接地側との間
にスイッチング素子（Ｉ）（例えば後述のＮチャＩネル
ＭＯ８）ランジスタＴｒｔ及びＴｒｚ）が共通に接続さ
れ、他の第２群のセンスアンプ（例えば後述のセンスア
ンプＳ　Ａ　（＋Ｈ＋１　）・・・５Ａ（ＩＩ））の夫
々と前記接地側との間にスイッチング素子（Ｉ）（例え
ば後述のＮチャｔネルＭＯＳトランジスタＴｒ；及びＴ
ｒｚ）が共通に接続され、前記第１群のセンスアンプ（
例えば後述のセンスアンプＳ　Ａ（す・・・ＳＡｉ　　
）を前記スイッチング素子（Ｉ）（例えば後述のＮチャ
ｔネルＭＯ８）ランジスタＴｒ１及びＴｒｚ）を介して
選択的に接地し、かつその後に前記第２群のセンスアン
プ（例えば後述のセンスアンプＳＡ　（ｍ＋　１３・・
・５Ａ（ＩＩ）　’）を前記スイッチング素子（Ｉｌｌ
　（例えば後述のＮチャＩネルＭＯ８）ランジスタＴｒ
’１及びＴｒｙ）を介して接地するように構成されたセ
ンスアンプ回路も提供するものである。

ホ、実施例 以下、本発明の詳細な説明する。

第１図〜第４図は本発明を例えばＩＭビットダイナミッ
クＲＡＭのセンスアンプ（２０４８個）に適用した例を
示すものである。

第１図に示すよう罠、まず、センスアンプ５ＡＩＫつい
て述べると、１対のＮチャネルＭＯ８）ランジスタ（ド
ライバ用）Ｎｓ及びＮｓと、１゛対のＰチャネルＭＯ８
）ランジスタ（プルアップ用）Ｐｓ及Ｑ　Ｐ　４からな
るフリップ−フロップ回路が構成されている（以下ＳＡ
２・・・・・・５Ａｚｏ４ａについても同様）。即ち、
ＮチャネルＭＯ８）ランジスタＮ５及びＮ６のソースが
夫々接続され、トランジスタＮｓ及びＮ６のドレインが
夫々ＰｆヤネルＭＯｓトランジスタＰ３及びＲ４のドレ
インに夫々接続されていて、さらにＰチ情ネルＭＯ８）
ランジスタＰ３及びＲ４のソースが夫々接続されている
。そして、ＮチャネルＭＯＳトランジスタＮ５のゲート
は、ＰチャネルＭＯＳトランジスタＰ３のゲート及びＰ
チャネルＭＯ８）ランジスタＰ４のドレインに夫々接続
されている。また、ＮチャネルＭＯＳトランジスタＮ６
のゲートは、ＰチャネルＭＯ８）ランジスタＰ４のゲー
ト及びＰチャネルＭＯＳトランジスタＰ３のドレイン圧
夫々接続されている。

ＰチャネルＭＯＳトランジスタＰｌ及びＲ２は、それら
のソース同士及びドレイン同士が夫々接続され、トラン
ジスタＰｌ及びＲ２のドレイ／が上記したセンスアンプ
ＳＡＩにおけるＰチャネルトランジスタＰ３及びＲ４の
ソースに夫々接続されていて、さらに、トランジスタＰ
１及びＲ２のソースか抵抗Ｒ９を介して電源側（ＶＤＤ
　）に接続されている。

また、ＰチャネルＭＯＳトランジスタルｔ及びＲ２のゲ
ートには、後述する第４図における制御回路８からのセ
ンスクロックＳ２−及び５３−（夫々後述のセンスクロ
ックＳ２及びＮ３の補数）が入力される。なお、以下に
おいても同様にして、センスクロックは、第４図におけ
る制御回路８から送られる信号（センスアンプを動作さ
せるためのクロック信号）とする。

ＮチャネルＭＯＳトランジスタＮ７及びＮ８のソース同
士及びドレイン同士が夫々接続され、それらのドレイン
が夫々上記したセンスアンプＳＡＩにおけるＮチャネル
ＭＯＳトランジスタＮ５及びＮ６のソースに夫々接続さ
れていて、ＮチャネルＭＯ８）ランジスタＮ７及びＮ８
のソースが夫々ＮチャネルＭＯＳトランジスタＮ９及び
ＮＩＯのドレインに夫々接続されている。また、Ｎチャ
ネルＭＯ８）ランジスタＮ７及びＮ８のゲートは夫々セ
ンスクロックＳ３及びＹデコーダ１（第４図参照）に接
続されている。上記したＮチャネルＭＯＳトランジスタ
Ｎ７及びＮ８によりスイッチング素子部■が構成されて
いる。

ＮチャネルＭＯＳトランジスタＮ９及びＮＩＯのソース
同士及びドレイン同士は夫々接続され、それらのソース
は夫々抵抗ＲＩＯを介して接地側（Ｖｓｓ）に接続され
ている。また、ＮチャネルＭＯＳトランジスタＮ９及び
ＮＩＯのゲートは夫々センスクロックＳ１及びＮ２に接
続されている。

センスアンプＳＡＩにおけるノード■及び■には夫々ビ
ット・ラインＢ／Ｌ（Ｉ）及びＢ／Ｌ（Ｉ）が接続され
、夫々のビット・ラインＢ／Ｌ（り及びＢ／Ｌ（りはＮ
チャネルＭＯ８）ランジスタＮ１のソース及びドレイン
に夫々接続されていて、さらにトランジスタＮ１のゲー
トにはクロックＥＴ（プリチャージクロック）に接続さ
れている。また、各ビット・ラインＢ／Ｌ（Ｉ）及びＢ
／Ｌ（Ｉ＋には２つの１トランジスタ・メモリセルが夫
々接続され、各メモリセルは、蓄積コンデンサＣ３及び
Ｃ４、ＮチャネルＭＯ８）ランジスタ（アクセス用）Ｎ
３及びＮ４を夫々備えている。

そして、１個のメモリセルは、ＮチャネルＭＯＳトラン
ジスタＮ３及びＮ４のゲートに夫々接続されたＷＤＬ（
ワード・ライン）及びＤＷＤＬ（ダミーワード・ライン
）が夫々゛Ｈ″レベルになることによって選択される。

なお、その他にビット・ラインＢ／Ｌ（Ｉ）は、図に示
すように、夫々コンデンサＣＩ％Ｃ５，０丁が寄生的に
ビット・ラインＢ／Ｉ、（Ｉ）と接地側（Ｖｓｓ）との
間に容量を形成している（Ｂ／ｌ７１）のコンデンサＣ
２、Ｃ６、ＣＢについても同様）。

また、ビット・ライノルｔ１）には、抵抗Ｒ１、Ｒ３、
Ｒ５、Ｒ７が夫々寄生的に発生し、ビット・ラインａ／
ｕ１１　！’Ｃも同様に抵抗Ｒ２、Ｒ４、Ｒ６、Ｒ８が
夫々寄生的に発生する。

また、上述したセンスアンプＳＡＩにおけるＮチャネル
ＭＯＳトランジスタＮ５及びＮ６のソースは、夫々Ｎチ
ャネルＭＯＳトランジスタＮ２のソースに接続され、Ｐ
チャネルＭＯＳトランジスタＰ３及びＲ４のソースは、
夫々ＮチャネルＭＯＳトランジスタＮ２のドレインに接
続されている。

そして、ＮチャネルＭＯＳトランジスタＮ２のゲ−トに
はＥＴ（プリチャージクロック）が接続されている。

以上に説明した回路構成は、センスアンプＳＡＩについ
てであり、その他の各センスアンプＳＡ２・・・５Ａ２
０４８についても略同様の構成であるが、異なる点は、
スイッチング素子部■・・・■”９に：ｏけるＮ＋ヤネ
ルＭＯ８）ランジスタＮ８のゲートには夫々Ｙデコーダ
２・・・・・・Ｙデコーダ２０４８か？＆−絖されて（
することである。なお、５ｇ１図における各素子の符号
＆家説明を容易にするため、同一の符号を付しである場
合が多い。

ついて説明する。なお、説明の都合上列デコーダ６（Ｙ
デコーダｌ）により選択されたセンスアンプをＳＡＩ、
選択されなかったセンスアンプをＳＡ２として考えた場
合について述べる。

まず、スタンドバイモード（プリチャージモード）で翌
期値の設定が行われる。即ち、ＮチャネルＭＯ８）ラン
ジスタＮ１及びＮ２のゲートに入力されるＥＴ（プリチ
ャージクロック）によりｔ１以前に、１対のビット・ラ
インＢ／Ｌ（す、Ｂ／Ｌ（Ｉ）（Ｂ／Ｌ（２）、Ｂ／Ｌ
（２）・・・Ｂ／Ｌ　（ｔｏ４ｇ　）、Ω（２０４ｇ）
の電位とノード０、［Ｆ］の電位を夫々所定の電位（例
えば３Ａ　ＶＤＤ　）に充電しくプリチャージする。）
、その後（ｔｓ以後）Ｋフローティング状態にしておく
。

ここで、プリチャージについてもう少し詳しく説明する
と、ＷＤＬ（ワード・ライン）及びＤＷＤＬ（ダミーワ
ード・ライン）が”Ｈ”レベルになったとき、例えばビ
ット・ラインＶＬｉ１）及びＢ／Ｉｊｌ）に発生する微
少な電位差をセンスアンプＳＡＩによつて増幅する必要
がある（センス動作）。そして、そのセンス動作を行う
ためには、予め夫々のビット・ラインＢ／Ｌ（ｌａびＢ
７Ｌ（Ｉ）における電位の初期値を全く同じに設定して
おく必要があることになる（プリチャージ）。なお、こ
の例ではプリチャージ回路の詳細については説明を省略
しである。

そして、ｔ２でデコーダ６１ＣおけるＹデコーダ１によ
り、スイッチング素子部■のＮチャネルＭＯＳトランジ
スタＮ８のゲートが′Ｈ”レベルとなってトランジスタ
Ｎ８がオンする。即ち、ｔ２で　ＹデコーダＩＫよりセ
ンスアンプＳＡＩが選択されたことになる。また、この
ときＹデコーダ２により、スイッチング素子部■のＮチ
ャネルＭＯ８）ランジスタＮ８のゲートは”Ｌ”レベル
にあるので、トランジスタＮ８はオフとなっている。即
ち、ｔ２でＹデコーダ２１ＣよってセンスアンプＳＡ２
は駈されなかったことになる。

次にセンス動作について述べると、ｔ３でビット・ライ
ンＢ／Ｌ（Ｉ）及びＢ／Ｌ（Ｉ）に夫々接続されたＮチ
ャネルＭＯ８）ランジスタＮ３及びＮ４のゲートに夫々
ＷＤＬ（ワードφライン）及びＤＷＤＬ（ダミーワード
・ライン）に′Ｈ”レベルが入ることによってトランジ
スタＮ３及びＮ４が夫々オンする。

即ち、メモリセルのＣ３の容量に電荷が蓄積されている
ときはこれがＢ４ａｌ）Ｋ放出されてＢ／Ｌ（Ｉ１の電
位な’Ｈ”レベルに上昇させる。逆に０３１Ｃ電荷が蓄
積されていないときは、Ｂ／Ｌ　（Ｉ）のＣ１、ＣＩＩ
、Ｃ７の寄生電荷が０３へ放出されてＢ／Ｌ（Ｉ１の電
位を′Ｌ”レベルに下げる（第２図参照）。ここで、ダ
ミーセルのＣ４の大きさはＢ／Ｌ（Ｉ）の電位が上記′
″Ｈ”レベルと′Ｌ”レベルの中間の値をとるように決
められている（第２図参照）。

次いで、ｔ４でＮチャネルＭＯ８）ランジスタＮ９のゲ
ートに、センスクロックＳ１によって”Ｈ”レベルが入
ってトランジスタＮ９がオンする。このとき、第３図に
示すように、上記したｔ２において予めＹデコーダ１に
よってＮチャネルＭＯＳトランジスタＮ８がオンしてい
る（即ち、センスアンプＳＡ１が選ばれている）ので、
センスアンプＳＡＩから接地側（Ｖｓｓ）に電流工２が
多少流れ始める（この電流は選択されたセンスアンプＳ
ＡＩの電流がトランジスタＮ９を通じて流れるためであ
ム）。

ここで、トランジスタＮＩＯについては、ｔ４の直後の
ｔ５のタイミングでオンさせることによってセンスアン
プの感度を向上させている。

上記Ｎ９のオン時に上記したようにＢ／Ｌに表われた″
Ｈ″レベルと″’Ｌ″レベルの相違をセンスアンプＳＡ
Ｉによって増幅している。

次いで、ｔ５でＮチャネルＭＯＳトランジスタＮＩＯの
ゲートに、センスクロックＳ２によって”Ｈ″レベル入
ってトランジスタＮＩＯがオンする。このとき、第３図
に示すように、上記したｔ２において予めＹデコーダ１
によってＮチャネルＭＯ８）ランジスタＮ８がオンして
いる（即ち、センスアンプＳＡＩが選ばれている）ので
、センスアンプＳＡＩから電源側（ＶＤＤ）にも電流Ｉ
ｆが流れ始める。そして、その後すぐにＰチャネルＭＯ
ＳトランジスタＰ１のゲートに、センスクロックＳ２に
よって”Ｌ”レベルが入ってトランジスタＰｉがオンす
る。

次いで、ｔ６でスイッチング素子部■におけるＮチャネ
ルＭＯ８）ランジスタＮ７のゲートに、センスクロック
Ｓ３によって′Ｈ”レベルが入りトランジスタＮ７がオ
ンする。このとき同時にスイッチング素子部■における
ＮチャネルＭＯ８）ランジスタＮ７もオンしてセンスア
ンプＳＡ２からも電源側（Ｖｌ）Ｄ　）及び接地側（Ｖ
ｓｓ）に夫々電流工１及び工２が流れることになる。　
また、ｔ６の後にすぐにＰチャネルＭＯＳトランジスタ
Ｐ２のゲートに、センスクロックＳ３−によって”Ｌ″
しくＴｏ’入ってトランジスタＰ２がオンする。従って
、第３図に示すように、ｔ６の後に電源側（ｖＤＤ）及
び接地側（Ｖｓｓ）にピーク電流（図におけるピーク電
流はセンスアンプＳＡ２・・・５Ａ２０４８が動作する
ときの電流である。）が生じることになる。即ち、電源
側（ＶＤＤ）及び接地側ｆｆ５ｓ）におけるピーク電流
が夫々的−１５ｍＡ、約２１ｍＡとなり、上述した従来
のものによるピーク電流（電源側約−２１ｍＡ、接地測
的２４ｍＡ）に比べて電源側（ｖＤＤ）へは６ｍＡ。

接地側ｆｆ５ｓ）へは３ｍＡと夫々のピーク電流が減少
している。

なお、第１図においてＮチャネルＭＯ８）ランジスタＮ
７のトランジスタ・サイズ（即ち、チャネル幅をＷ、チ
ャネル長をＬとすると、その比Ｗ／Ｌで表わされる。）
は、トランジスタＮ８よりも小さく、選択されたＳＡＩ
のみトランジスタＮ８がオンし、センスクロックＳ３が
″Ｈ″レベルにナルト、スイッチング素子部■、■・・
・９節いのすべてのトランジスタＮＳがオンになる。　
しかし、夫々のトランジスタＮ？又はＮ８のサイズは、
リフレッシュ（再書込み）及びプリチャージが始まる迄
にＢ／Ｌ（Ｉ）、１１）（ルΦ２）、Ω（２）・・・Ｂ
／Ｌ　＜　２０４８　＞、酊’Ｌ　（２０４８）　）が
１．０に分かれる時間と、接地側（ＶＳ　８　）のノイ
ズの大きさとの兼ね合いで決定される。即ち、プリチャ
ージ開始時に上記のようにビット・ラインがルベルと０
レベルとに分かれるまでに要する時間は、センシング時
のトランジスタＮ７又はＮ８の動作速度によって左右さ
れるからトランジスタＮ７又はＮ８のサイズにより上記
時間を適切に設定することができる。また、これらのト
ランジスタのサイズは、上記ノイズの大きさに対応して
ピーク電流を効果的に抑えるように決めることができる
（例えばトランジスタ・サイズをトランジスタＮ７で小
さくトランジスタＮ８で大きくとる。）。

以上に説明したように、本実施例によるセンスアンプ回
路は、複数（この例では例えば２０４８個）のセンスア
ンプ（ＳＡＩ、ＳＡ２・・・５Ａ２０４８）の夫々にお
いて少なくともＮチャネルＭＯＳトランジスタＮ７及び
Ｎ８を上記センスアンプ（ＳＡＩ、ＳＡ２・・・Ｓ　Ａ
　２０４８　）と接地側（Ｖｓｓ）との間に並列に接続
し、そして、上記複数のセンスアンプ（ＳＡＩ、ＳＡ２
・・・ＳＡ２０４ｇ　）のうち−詰にンスアンプ（この
例では８人１）のみをＹデコーダ１によって上記トラン
ジスタＮ８を介して選択的に接地しくｔ２）、かつその
後（ｔ６）に上記一部のセンスアンプ（ＳＡ１１を外の
センスアンプ（ＳＡ２・・・ＳＡ２０４ｇ　）も含めて
すべてのセンスアンプ（ＳＡＩ、ＳＡ　２−　ＳＡ　２
０４８　）を所定のセンスクロックＳ３によって上記ト
ランジスタＮ７を介して接地するように構成している。

従って、すべてのセンスアンプ（ＳＡＩ、　ＳＡ２・・
・Ｓ　Ａ　２０４ｇ　）を−度に接地するのではなく（
−度に接地するとすべてのセンスアンプＳＡＩ、　ＳＡ
２・・・５Ａ２０４８の動作によって大電流が生じ、電
源側（ＶＤＤ）及び接地側（Ｖｓｓ）のピーク電流が大
きくなる。）、最初に選んだセンスアンプＳＡＩのみを
接地して予め電流を流しておいてから、その後に、タイ
ミングをずらしてゆっくりと他のセンスアンプＳＡ２・
・・８人２０４１１　（上記ではＳＡ２のみで説明した
。）を接地することによって徐々に電流（Ｉｌ及びＩ２
　’）を流すことができる（これは例えばトランジスタ
Ｎ？のトランジスタ・サイズを小さくすることによって
実現できる。）。その結果、電源側（ＶＤＤ）　　及び
接地側（Ｖｓ８）Ｋおけるピーク電流を減らすことがで
き、ノイズによる内部回路の誤動作を防止で鎗る。なお
、第４図はダイナミックＲＡＭの概略構成図であって、
図中の符号３は行アドレスバッファ、４は行デコーダ、
５は列アドレスバッファ、６は列デコーダ、７は入出力
回路、８は制御回路、９はセンスアンプ、１０はメモリ
アレイである。

第５図〜第７図は他の実施例を示すものである。

基本的な回路構成は第１図の例と同様であるが、本例に
よるセンスアンプ回路では例えばセンスアンプ５Ａ（Ｉ
）・・・ＳＡ−をブロックエとし、他のセンスアンプＳ
Ａ（ｍ”ｌ）・・・５Ａ（ＩＩ）をブロックｌとして２
つのブロックに分け、そして、各ブロックごとに夫々の
センスアンプを接地している。即ち、プロックエのセン
スアンプ５Ａ（Ｉ）・・・ＳＡ（ｍ）の夫々と接地側ｆ
ｆｓ　ｓ　）との間にＮチャネルＭＯ８）ランジスタＴ
ｒｌ及びＴｒｚが共通に接続されている。即ち、夫々の
ドレイン同士、ソース同士が接続され、それらのドレイ
ンが夫々センスアンプ５Ａ（Ｉ）・・・ＳＡ（ｍ）に接
続されている。また、それらのソースが夫々接地されて
いて、トランジスタＴｒ１及びＴｒｚ　のゲートには夫
々センスクロック８４（又はＳｓ）及びＳｓが接続され
ている。

また、ブロック■についても上述と同様にしてセンスア
ンプＳ　Ａ（ｍ＋ｘ　）　・・・５Ａ（ＩＩ）の夫々と
接地側（Ｖｓ　ｓ　）続されている。なお、ブロック菖
におけるトランジスタＴｒｉ及びＴｒｚのゲートには夫
々センスクロックＳ４（又は８８　）及びＳｌｓが接続
されている。

第６図において上述した夫々のＮｆヤネルＭＯＳトラン
ジスタのゲートへの接続回路の詳細を説明する。即ち、
ブロックＩＫついて説明すると、ＹデコーダＡは、Ｎチ
ャネルＭＯ８）ランジスタＴｒｓのゲートと、Ｐチャネ
ルＭＯ８）ランジスタＴｒ＋１トランジスタＴｒｙのゲ
ートとに夫々接続されている。そして、ＮチャネルＭＯ
８）ランジスタＴｒｓのドレイン及びソースは、Ｐチャ
ネルＭＯ８）ランジスタＴｒ４のソース及びドレインに
夫々接続されていて、それらのトランジスタＴｒ’ｓの
ソース及びトランジスタＴｒ４のドレインが夫々Ｎチャ
ネルＭＯ８）ランジスタＴｒＴのゲートに接続されてい
る。

また、ＮチャネルＭＯ８）ランジスタＴｒｙのドレイン
及びノースは、ＰチャネルＭＯＳトランジスタＴｒ１１
のソース及びドレインに夫々接続されていて、それらの
トランジスタＴｒｔのソース及びトランジスタＴｒｓの
ドレインが夫々ＮチャネルＭＯＳトランジスタＴｒ１の
ゲートに接続されている。

また、トランジスタＴｒｓのドレイン及びトランジスタ
Ｔｒ４のソースには、夫々センスクロックＳ４が接続さ
れ、トランジスタＴｒｔのドレイン及びトランジスタＴ
ｒ８のソースには、夫々センスクロックＳ６が接続され
ている。

また、ＹデコーダＡは、ＮチャネルＭＯ８）ランジスタ
Ｔｒｓのゲート及びインバータ２０を介してＰチャネル
ＭＯ８）ランジスタＴｒｅのゲートに夫々接続されてい
る。そして、トランジスタＴｒｓのソース及びトランジ
スタＴｒｓのドレインは夫々接続され、それらのソース
及びドレインが夫々ＮチャネルＭＯ８）ランジスタＴｒ
２のゲートに接続されている。さらＫ、トランジスタＴ
ｒｓのドレイン及びトランジスタＴｒｓのソースは夫々
接続されていて、それらのドレイン及びソースが夫々セ
ンスクロックＳｓに接続されている。

なお、ブロック■についても上述したものと同様の回路
構成がなされているが、異なる点は、上記のＹデコーダ
人の代わりにＹデコーダＢが接続されていることである
。

次に、第７図においてブロックＩが選択された場合につ
いての主な選択動作を説明する。

まず、Ａ点でＹデコーダＡＫより＊　Ｈｗレベルを入力
することによってＮチャネルＭＯ８）ランジスタＴｒｓ
はオン状態になり、また、ＰチャネルＭＯ８）ランジス
タＴｒ４は、ＹデコーダＡから入力した″′Ｈ″レベル
がインバータ２１により反転されて”Ｌ″レベルなり、
この″Ｌ″レベルがトランジスタＴｒａのゲートに入力
されることによってオン状態となる。また、このとき、
ＮチャネルＭＯＳトランジスタＴｒ７及びＰチャネルＭ
ＯＳトランジスタＴｒｓは夫々オフ状態、さらにＮチャ
ネルＭＯＳトランジスタＴｒｓ及びＰチャネルＭＯＳト
ランジスタＴｒｓ（このときインバータ２０によりゲー
トがＬ”レベルとなっている。）は夫々オン状態にある
。

次いで、Ｂ点でセンスクロックＳ４の′Ｈ”レベルが、
トランジスタＴｒｓ及びＴｒ４を通ってＮチャネルＭＯ
ＳトランジスタＴｒｘのゲートに加わることによってト
ランジスタＴｒ１はオン状態となり、上述の例と同様に
センシング時にセンスアンプ５Ａ（Ｉ１−８１＜ｍ＞か
ら接地側（Ｖｓｓ）　（又は電源側）に電流が流れる。

即ち、Ｙデコーダ人によってブロックエが選択されたこ
とになる。

次いで、０点でセンスクロックＳ５の”Ｈ″レベル、ト
ランジスタＴｒｓ及びトランジスタＴｒｓを通ってＮチ
ャネルＭＯＳトランズスタＴｒｚのゲートに加わること
によりてトランジスタＴｒ２はオン状態となり、上記し
た電流が接地側（Ｖｓｓ）（又は電源側）にさらに流れ
ることになる。

ここで、ブロック■について述べると、このブロック■
は選択されていないので、ＹデコーダＢにより常に”Ｌ
”レベルが加えられている。従って、ＮチャネルＭＯ８
）ランジスタＴｒ３及びＰｆヤネルＭＯＳトランジスタ
Ｔｒ４（インバータ２１によりゲートが常に″Ｈ″レベ
ルとなっている。）は夫々オフ状態、ＮチャネルＭＯ８
）ランジスタＴｒ？及びＰチャネルＭＯ８）ランジスタ
Ｔｒｓは夫々オン状態、また、ＮチャネルＭＯＳトラン
ジスタＴｒｓ及びＰチャネルＭＯ８）ランジスタＴｒａ
（インバータ２０ＧＣよりゲートが常に″′Ｈ″レベル
になっている。）は夫々オフ状態にある。

そして、Ｄ点でセンスクロックＳ６の′Ｈ”レベルが、
トランジスタＴｒｙ及びＴｒｓを通ってＮチャネルＭＯ
８）ランジスタＴｒｉのゲートに加わることによってト
ランジスタＴｒｌはオン状態となる。

従って、このとき上述の例と同様にセンシング時センス
アンプＳＡ（ｍ＋ｘ　：ｌ＋＋＋　５Ａ（ＩＩ）　（ブ
ロック■）から接地側（ｖＳＳ）（又は電源側）にゆっ
くりと電流が流れることになる。

なお、この例では例えばトランジスタＴｒｉ及びＴ；１
のトランジスタ・サイズを小さく、トランジスタＴｒｚ
及びＴｒｚのトランジスタ・サイズを大きくしである。

以上に説明したように、本例によるセンスアンプによれ
ば、ブロックｌのセンスアンプ５Ａ（Ｉ）・・・ＳＡ（
ｍ）の夫々と接地側（Ｖｓｓ）との間にＮチャネルＭＯ
８）ランジスタＴｒｔ及びＴｒｚが夫々共通に接続され
、また、ブロック■のセンスアンプＳＡ（ｍ＋１）・・
・ＳＡ（ロ）の夫々と接地側（Ｖｓｓ）との間にＮチャ
ネルＭＯＳトランジスタＴｒｘ及びＴｒｚが夫々共通に
接続されている。そして、選択されたブロックＩのセン
スアンプ５Ａ（Ｉ）・・・ＳＡ（ｍ）を夫々トランジス
タＴｒ１及びＴｒｚを介して選択的に接地し、かつその
後にタイミングをずらしてブロック■のセンスアンプＳ
Ａ（ｍ＋ｘ＋・・・５Ａ（６）をトランジスタ督１及び
督２を介して接地するように構　成されているので、上
述した第１図の例と同様に電源側（ＶＤｐ）及び接地側
（ＶＢ　！！　）におけるピーク電流を減らすことがで
きる。

第８図は、第１図の例においてスイッチング素子部■、
■・・・ａへシのＮチャネルＭＯ８）ランジスタＮ７の
トランジスタ・サイズ（Ｗ／Ｌ　＞を例えば１．０／１
．ｏから１．０／１．８と小さくした場合の電源（［１
（ＶＤＤ）と接地側（ｖＳＳ）のピーク電流を示しであ
る。即ち、この場合には、図に示すように、ピーク電流
が電源側（ｖＤＤ）では約−１４ｍＡ、接地側（Ｖｓｓ
）では約１６ｍＡとなっていて、第１図の例に比べてさ
らに夫々電源側（ＶＤＤ）へは１ｍＡ、接地側（Ｖｓｓ
）へは５ｍＡとピーク電流が減少している。ここで、ス
イッチング素子部■、■・・・（ｉ）のＮチャネルＭＯ
Ｓトランジスタのトランジスタ・サイズ（％’Ｌ）を小
さくすることによってピーク電流が減少するのは、トラ
ンジスタ・サイズが小さく（チャネル長を相対的に長く
する）なれば、ＮチャネルＭＯＳトランジスタのオン抵
抗が大きくなるためである。

しかし、あまりＷ／Ｌを小さくするとセンシングのスピ
ードが遅くなり、アクセスしていない（選択されていな
い）カラム（センスアンプ）のストレージセルへのりフ
レッシユが充分にできなくなるので、ある適当な大きさ
が決まってくる（デバイスのスピードに関係する）。

以上、本発明を実施例圧ついて説明したが、上述した例
は本発明の技術的思想に基づいて更に変形可能である。

例えば上述したスイッチング素子は、ＮチャネルＭＯ８
）ランジスタであるが、ＰチャネルＭＯＳトランジスタ
でもよく、また、バイポーラトランジスタ等も使用でき
る。しかも、それらの使用個数や接続方法も変更してよ
い。また、センスアンプの構成も種々変化させてもよい
。各センスアンプの選択は上述したものに限定されない
し、この選択はデコーダ以外の手段で行りてよい。第５
図の例でのブロックの選択も様々なグループ分け（例え
ば３ブロック若しくはそれ以上）も可能である。

へ、発明の作用効果 本発明は、上述したように、複数のセンスアンプの夫々
において少なくとも第１及び第２のスイッチング素子が
上記センスアンプと接地側との間に並列に接続され、上
記複数のセンスアンプのうち一部のセンスアンプのみを
上記第２のスイッチング素子を介して選択的に接地して
いるので、この時点で予め選択されたセンスアンプから
流れる電流を接地側に流すことができる。そして、その
後に上記一部のセンスアンプ以外のセンスアンプも含め
てすべてのセンスアンプを上記第１のスイッチング素子
を介して接地するように構成されているので、−度にす
べてのセンスアンプからの電流が接地側に流れるのでは
なく、タイミングをずらして接地側へ電流を流すことが
できる。従って電源側及び接地側におけるピーク電流を
減少させることができ、ノイズによる内部回路等の誤動
作を防止できる信頼性の高いセンスアンプ回路を提供で
きる。

また、本発明は、複数のセンスアンプのうち第１群のセ
ンスアンプの夫々と接地側との間にスイッチング素子（
りが共通に接続され、他の第２群のセンスアンプの夫々
とＥ配接地側との間にスイッチング素子（Ｉ）が共通に
接続され、上記第１群のセンスアンプを上記スイッチン
グ素子（Ｉ１を介して選択的に接地しているので、この
時点で予め選択された第１群のセンスアンプから流れる
電流を接地側へ流すことができる。そして、その後に上
記第２群のセンスアンプを上記スイッチング素子＋Ｉ＋
）を介して接地するように構成しているので、上述と同
様にピーク電流を減少させることができ、信頼性の高い
センスアンプ回路を提供できる。

【図面の簡単な説明】

と 第１図〜第７図は本発明の実施例を示すものであって、 第１図はダイナミックＲＡＭにおけるセンスアンプ回路
の等価回路図、 第２図は第１図の主な動作を示すタイミングチャート図
、 第３図は第１図の例による電源側及び接地側における電
流−時間特性を示す図、 第４図はダイナミックＲＡＭの概略構成図、第５図は他
の例によるセンスアンプ回路の概略図、 第６図は第５図のセンスアンプの選択方法の一例を示す
等価回路図、 第７図は第６図の主な動作を示すタイミングチャート図
、 第８図は更に他の例によるセンスアンプにおける電源側
及び接地側の電流−時間特性を示す図である。 第９図は従来のセンスアンプにおける電源側及び接地側
の電流−時間特性を示す図である。 なお、図面に示す符号において、 Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、 Ｎ６、Ｎ９、ＮＩＯ，Ｔｒａ、 Ｔｒｉ、Ｔｒｓ、Ｔｒｓ・・・・・・ＮチャネルＭＯ８
）ランジスタＮ７　・・・・・・第１のスイッチング素
子（ＮチャネルＭＯ８）ランジスタ） Ｎ６　・・・・・・第２のスイッチング素子（Ｎチャネ
ルＭＯ８）ランジスタ） Ｐｌ、Ｐ２、Ｐ３、Ｐ４・・・・・・ＰチャネルＭＯＳ
トランジスタＴｒｘ、Ｔｒｚ・・・・・・スイッチング
素子（Ｉ１（ＮチャネルＭＯＳトランジスタ） Ｔｒｌ、Ｔｒｚ・・・・・・スイッチング素子（ＩＩ）
（ＮチャネルＭＯ８）ランジスタ） ＳＡＩ、ＳＡ２・・・５Ａ２０４８・・・・・・センス
アンプ５Ａｏｌ・・・ＳＡ　（ｍ）、ＳＡ（ｍ＋１　）
　−５Ａ（ＩＩｌ・・・・・・センスアンプ Ｂ／Ｌ（Ｉ）、Ｂ／Ｌ（す、　Ｂ／Ｌｆ２）、Ｂ／Ｌ（
２）・・・Ｂ／Ｌ（２０４８）、Ｂ／Ｌ（２０４１Ｂ）
・・・・・・ビット・ラインＶＤＤ・・・・・・電源 Ｖ８Ｓ・・・・・・ＧＮＤ（接地レベル）である。 代理人　　弁理士　逢　坂　　　宏 タコアドレス（Δ乃） 第５ 図 第６ 図 第７ 図

Claims (1)

1. 【特許請求の範囲】 １、電源側と接地側との間に複数のセンスアンプが接続
   され、これら複数のセンスアンプの夫々において少なく
   とも第１及び第２のスイッチング素子が前記センスアン
   プと前記接地側との間に並列に接続され、前記複数のセ
   ンスアンプのうち一部のセンスアンプのみを前記第２の
   スイッチング素子を介して選択的に接地し、かつその後
   に前記一部のセンスアンプ以外のセンスアンプも含めて
   すべてのセンスアンプを前記第１のスイッチング素子を
   介して接地するように構成されたセンスアンプ回路。 ２、電源側と接地側との間に複数のセンスアンプが接続
   され、前記複数のセンスアンプのうち第１群のセンスア
   ンプの夫々と前記接地側との間にスイッチング素子（Ｉ
   ）が共通に接続され、他の第２群のセンスアンプの夫々
   と前記接地側との間にスイッチング素子（II）が共通に
   接続され、前記第１群のセンスアンプを前記スイッチン
   グ素子（Ｉ）を介して選択的に接地し、かつその後に前
   記第２群のセンスアンプを前記スイッチング素子（II）
   を介して接地するように構成されたセンスアンプ回路。