JPS5953637B2

JPS5953637B2 - 記憶回路

Info

Publication number: JPS5953637B2
Application number: JP53114577A
Authority: JP
Inventors: 幸正内田
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1978-09-20
Filing date: 1978-09-20
Publication date: 1984-12-26
Also published as: JPS5542332A; US4287574A

Description

【発明の詳細な説明】この発明は記憶回路に係Ｄ、特に不揮発性半導体記憶回
路に関する。

従来、不揮発性半導体記憶回路、特に不揮発性リード・
ライト・ランダム・アクセス記憶回路として知られてい
るものには、文献Ｓ、Ｓａｉｔｏ、Ｎ、Ｅｎｄｏ、Ｙ、
Ｕｃｈｉｄａ、Ｔ、ＴａｎａｋａＹ、Ｎｉｓｈｉａｎｄ
に、ＴａｍａｒＵ著「Ａ２５６ｂｉｔＮｏｎｕｏｌａｔ
ｉｌｅＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏ
ｒｙｗｉｔｈＭＮＯＳＭｅｍｏｒｙＴｒａｎｓｉｓｔｏ
ｒｓ」Ｐｒｏｃｅｅｄｉｎｙｓｏｆｔｈｅ７ｔｈＣｏｎ
ｆｅｒｅｎｃｅｏｎＳｏｌｉｄＳｔａｔｅＤｅｕｉｃｅ
ｓ、Ｔｏｋｙｏ、１９７５、ｐｐ、１８５−１９０、が
ある。

ここでは、第１図に示すような不揮発性記憶セルが用い
られている。第１図の回路でＴｔ、Ｔ２、Ｔ７、Ｔ８は
、Ｐチャンネルエンハンスメント形ＭＯＳトランジスタ
、Ｔ３、Ｔ４はＰチヤンネルデイプリーシヨン形ＭＯＳ
トランジスタ、ＭＴ、、ＭＴ２はＰチャンネルの可変閾
値形のＭＮＯＳトランジスタである。

この回路は、Ｔｌ、Ｔ８のスイッチングトランジスタを
導通させることにより、電源状態が安定な時には単一チ
ャンネル形のＭＯＳ形回路として動作させる。そして電
源過渡時にこの単一チャンネル形のＭＯＳ形回路とＭＮ
ＯＳトランジスタ対ＭＴ！、ＭＴ２の間で情報のやわと
りを行うことによ一つて、不揮発性のリード・ライト・
ランダムアクセスメモリの記憶セルとして働かせるもの
である。ところで、この種の記憶セルには、次の２つの
欠点がある。１つは、記憶セルの消費電力が大きいこと
である。

この単一チャンネル形の記憶セルでは、双安定動作時に
、負荷トランジスタＴ３、Ｔ４の少なぐ共一方にＤＣ電
流が流れ、しかも、ＭＮＯＳトランジスタの書込み動作
の禁止の為に電源電圧ＩＶＤＤ−ＶＳＳＩとして大きな
値を要する。この為、記憶セル当わの消費電力が数百マ
イクロワットという大きな値になつてしまうのである。
第２の欠点は、電源電圧ＩＶＤＤＶｓｓｌとして大きな
値を要するということである。即ち、ＶＤＤ−Ｖ５５＝
−２０Ｖという様に大きな電圧を必要としてる。このよ
うな大きな電源電圧を要する・ことは集積回路の集積
度、信頼性等の観点から好ましくなく、低電源電圧化が
望まれていた。この発明の目的は、消費電力の小さな不
揮発性ハー記憶機能を有する記憶回路を提供するにある
。

この発明の他の目的は、電源電圧の小さな不揮発性記憶
機能を有する記憶回路を提供するにある３この発明によ
れば、不揮発生記憶素子を組込んだ新規な相補性ＭＯＳ
型回路技術を用いて上記目的を達成している。即ち、第
１のチヤンネル型の第１及び第２の絶縁ゲート型トラン
ジスタ、第２のチヤンネル型の第３の絶縁ゲート型トラ
ンジスタを、第１、第２、第３の順に直列に接続し、前
記第１のトランジスタと第３のトランジスタのそれぞれ
のゲートを共通接続して入力端子となし、前記第２のト
ランジスタのゲートをコントロール端子となし、前記第
２のトランジスタのソース又はドレインの一方を出力端
子となすインバータ回路を一対設け、前記一対のインバ
ータ回路のそれぞれ一方の入力端子を他方の出力端子に
互いに接続し、前記コントロール端子を共通のコントロ
ール線に接続して相補型双安定回路を構成し、前記第１
のトランジスタと第２のトランジスタの接続点に不揮発
性記憶素子を各々接続して不揮発生記憶セルを形成して
いる。このようなＣＭＯＳ回路構成により１スタンドバ
イ時の消費電力を、ＭＯＳ形トランジスタに含まれるＰ
ｎ接合の逆方向リーク電流に基づく、きわめて微少な値
に留めることが可能となる。

又、この回路構成により記憶セルに供給する電源電圧の
値を約５Ｖ又は５Ｖ以下の値に低減することが可能とな
つた。以下、本発明の詳細を図面を参照しながら説明す
る。

この発明の一実施例による不揮発性記憶セルを第２図に
示す。

第２図に於て、第１及び第２のＮチヤンネルのエンハン
スメント形ＭＯＳトランジスタＴｌ，Ｔ２ｌと、Ｐチヤ
ンネルのエンハンスメント形ＭＯＳトランジスタＴ，，
がＴｌｌ，ＴｌＴ３ｌの順に直列接続されている。第１
のＮチヤンネルのエンハンスメント形ＭＯＳトランジス
タＴ１のゲートとＰチヤンネルのエンハンスメント形Ｍ
ＯＳトランジスタＴ，，のゲートが共通接続されて入力
端子５１を構成する。第２のＮチヤンネルのエンハンス
メント形ＭＯＳトランジスタＴ！覧のゲートはコントロ
ール端子６１を構成している。出力端子２１は第１のＮ
チヤンネルのエンハンスメント形ＭＯＳトランジスタＴ
ｌｌと第２のＮチヤフンネルのエンハンスメント形ＭＯ
ＳトランジスタＴ２，の接続点からとられる。

こうして入力端子５１、出力端子２１、コントロール端
子６１よりなる第１のインバータ回路９１が構成される
。同様にこれと対をなす第２のインバータ回路６２が次
のように構成される。第１及び第２のＮチヤンネルのエ
ンハンスメント形ＭＯＳトランジスタＴ，２，Ｔ２２と
Ｐチヤンネルのエンハンスメント形ＭＯＳトランジスタ
Ｔ，，がＴｌ，，Ｔ，２，Ｔ，，の順に直列接続されて
いる。

第１のＮチヤンネルのエンハンスメント形ＭＯＳトラン
ジスタＴｌ２のゲートとＰチヤンネルのエンハンスメン
ト形ＭＯＳトランジスタＴ，２のゲートが共通接続され
て、入力端子５２を構成する。第２のＮチヤンネルのエ
ンハンスメント形ＭＯＳトランジスタＴ２２のゲートは
コントロール端子６２を構成している。出力端子２２は
第１のＮチヤンネルのエンハンスメント形ＭＯＳトラン
ジスタＴｉ２と第２のＮチヤンネルのエンハンスメント
形ＭＯＳトランジスタＴＩの接続点からとられる。こう
して入力端子５２、出力端子２２、コントロール端子６
２よりなる、第２のインバータ回路９２が構成される。
これら対をなす、インバータ回路９１，９２のそれぞれ
一方の入力端子を他方の出力端子に接続して双安定回路
を構成する。

即ちインバータ回路９１の入力端子５１がインバータ回
路９２の出力端子２２に接続さ江インバータ回路９２の
入力端子５２がインバータ回路９１の出力端子２１に接
続される。それぞれのコントロール端子８１，６２が共
通にコントロール線７０に接続される。Ｐチヤンネルト
ランジスタＴ３ｌ，Ｔ，２のソースは共通にまとめられ
電源端子４０に接続され電源電圧ＶＤＤが供給される。
ｎチヤンネルトランジスタＴｌ，Ｔｌ２のソースは共通
にまとめられ、基準電位端子１０に接続され、基準電位
Ｖｓｓが供給される。かくして得られたＣＭＯＳ（相補
性ＭＯＳ）回路で構成される双安定回路の出力端子２１
，２２に不揮発性記嵩素子Ｍｌ，Ｍｌ２がそれぞれ接続
される。

ここで例としてｎチヤンネルトランジスタＴ！ＨＴ！Ｈ
Ｔ２ｌ，Ｔ２２のしきい値電圧は±１ＶＰチヤンネルト
ランジスタＴ，ｌ，ＴＯのしきい値電圧は−２Ｖとする
。ここで不揮発性記憶素子Ｍ，ｌ，Ｍｌ２の具体的構成
を第３図に示す。

第３図は、ＭＮＯＳ形スイツチング容量素子の断面構造
であり、第１の導電型の半導体基板１上に反対導電型の
ソース領域２が形成されている。半導体基板１上には酸
化シリコン膜３を有し、酸化シリコン膜３は、ソース領
域上及びソース領域近傍で厚くなつて卦り（例えば１０
０〜１０００人）、記憶域７で電子又は正孔がトンネル
可能な厚さ、例えば２０λ（オングストローム）となつ
ている。酸化シリコン膜上には、１窒化シリコン膜４が
設けられて｝りこの窒化シリコン膜厚は例えば約５００
人（オングストローム）である。窒化シリコン膜上には
、基板１上のソース領域２に一部重なつて記憶域７上を
覆うように、導電性のゲート電極６が設けられる。この
電極６は例えばＡｔ（アルミニウム）よりなる。以後ソ
ース領域２がｎ形のものをｎチヤンネルＭＮＯＳ形スイ
ツチング容量素子と称し、ソース領域２がＰ形のものを
ＰチヤンネルＭＮＯＳ形スイツチング容量素子と称する
ことにする。二第４図はｎチヤンネル
ＭＮＯＳ形スイツチング容量素子のゲート電極６とソー
ス領域２間の静電容量Ｃと、ソース領域２を基準として
計つたゲート電極６の電圧Ｇの関係を示す。スイツチン
グ電圧は、ＭＮＯＳ構造の為可変であり、高レベルニ状
態（Ｈ状態）の時のスイツチング電圧はＶＭＨ（例えば
＋８Ｖ）にあり、低レベル状態（Ｌ状Ｏの時のスイツチ
ング電圧はＶＭＬ（例えば＋２Ｖ）にある。ｎチヤンネ
ルＭＮＯＳ形スイツチング容量素子では、スイツチング
電圧よりＶＧが大の領、域で記憶部分７にチヤンネルが
形成される為、静電容量Ｃは大きな値ＣＭをとり、スイ
ツチング電圧以下では記憶域７にチヤンネルが形成され
ないため静電容量は小さな値ＣＯをとる。第５図にスイ
ツチング電圧Ｖｔｈと実効ゲート電圧Ｖ。

Ｏの間のヒステリシス特性を示す。但し実効ゲート電圧
ＶＧＥとは、ゲート電極６の電位がＰ形基板１の電位よ
り正の時は、ソース領域２の電位を基準としてはかつた
ゲート電極６の電位であり、ゲート電極６の電位がＰ形
基板１の電位より負の時は、Ｐ形基板１の電位を基準と
してはかつたゲート電極６の電位を意味する。実効ゲー
ト電圧ＶＧＥの値として第５図に卦ける電圧ｗ（例えば
＋２５Ｖ）、パルス幅１ｍ秒の電圧パルスが印加される
とｎチヤンネルＭＮＯＳ形スイツチング容量素子のスイ
ツチング電圧Ｖｔｈは正方向″＼移動し、ＶＭＨ（＋８
Ｖ）となる。

この電圧パルスの終了後もこの値は保持される。逆に実
効ゲート電圧ＶＧＥの値として、第５図に卦ける電圧Ｖ
Ｅ（例えば−２５Ｖ）、パルス幅１ｍ秒の電圧パルスが
印加されるとｎチヤンネルＭＮＯＳ形スイツチング容量
素子のスイツチング電圧Ｖｔｈは負方向へ移動しＶＭＬ
（＋２Ｖ）となる。この電圧パルスの終了後もこの値は
保持される。このスイツチング電圧の値は、ゲート電極
に実効ゲート電圧で１（＋１５Ｖ）又はＶＩ−（−１５
Ｖ）の値を越える電圧が印加されない限りは、保持され
る。さて第２図に示す本発明の実施例では、ＣＭＯＳで
構成される双安定回路の出力端子２１にｎチヤンネルＭ
ＮＯＳ形スイツチング容量素子Ｍｌｌのソース領域１１
２力＼出力端子２２にｎチヤンネルＭＮＯＳ形スイツチ
ング容量素子Ｍｌ２のソース領域１２２が接続される。

さらにｎチヤンネルＭＮＯＳ形スイツチング容量素子Ｍ
ｔｌ，Ｍｌ２のゲート電極１１６，１２６は共通にまと
められ、不揮発性記憶制御線８０に接続される。各出力
端子２１，２２に接続されたＣｌ，Ｃ，は、端子２１，
２２の静電容量であり、一般にこれは浮遊容量素子で構
成される。さて第２図の不揮発性記憶セル１００を用い
て第６図のように配列され記憶セルアレイを構成するこ
とができる。

第６図のメモリセルアレイ配置では、ｉ行目ｊ列目の記
憶セルＩ，ｊの出力端子２１，２２はそれぞれ選択用ト
ランジスタＱｉｊｌ，Ｑｉｊ２を介して、列方向に対配
列されたデイジツト線Ｄｊ，Ｄｊに接続される。選択用
トランジスタＱｉｊｌ，Ｑｉｊ２のゲートは、共通に行
毎に配列された語線Ｗｉに接続される。選択用トランジ
スタＱｉｊｌ，Ｑｉｊ２はｎチヤンネル又はＰチャンネ
ルのいずれをも用いることが可能であるが、この実施例
ではｎチヤンネルトランジスタの方が有利であるのでｎ
チヤンネルトランジスタの場合について説明することに
する。次に第２図の不揮発生記憶セル１００の動作につ
いて、第６図の記憶セルアレイ中で用いた場合を例にと
つて説明しよう。

いまＶＤＤ＝５Ｖとする。

コントロール信号線７０に高レベル電圧（例えば＋５Ｖ
）を印加した状態ではｎチャンネルトランジスタＴ２ｌ
，Ｔ２２が導通するので、第２図の回路は通常のＣＭＯ
Ｓ記憶セルと全く同様に、ＣＭＯＳフリツプ・フロツプ
回路として動作する。出力端子２１，２２の電位は、１
方がＶｓｓレベル０Ｖ他方がＶＤＤレベル（＋５Ｖ）と
なる。さて、不揮発性記憶セル中のｎチヤンネルデバイ
スの基板は全てＳｓレベル、Ｐチャンネルデバイスの基
板は全てＶＤＤレベルにバイアスされている。今、制御
線８０を通してＭＮＯＳスイツチング容量素子Ｍ，Ｍｌ
２のゲート電極に、パルス幅１ｍ秒の負の電圧パルスＥ
（−２５Ｖ）を印加すると、ＭＩｌ，Ｍ！２共にＬ状態
となる。

このＶＥ（−２５Ｖ）を印加してＭｌｌ，Ｍｌ２共にＬ
状態にする操作を消去操作と名付ける。次に、プログラ
ム操作としてＭＮＯＳスイツチング容量素子Ｍｌｌ，Ｍ
，，のゲート電極にパルス幅１ｍ秒の正の電圧パルスＶ
ｗ（振幅＋２５Ｖ）を印加すると、不揮発性記憶セル１
００の情報がＸＯ′５力遂１′２かによつて、ＭＮＯＳ
スイツチング容量素子対Ｍｉ！，Ｍｌ２のスイツチング
電圧の状態は異なつてくる。ここで記憶セル１００の情
報は出力端子２１がＤＤレベル側、出力端子２２がＶｓ
ｓレベル側の時を情報Ｘ１′２、逆に出力端子２１がＶ
ｓｓレベルで出力端子２２がＺＶＤＤレペル側の時を蓼
１′５であると定義しよう。この時情報力心１′５であ
るとプログラム操作の結果、Ｍｌ，Ｍｌ！のスイツチン
グ電圧状態は（Ｍｌｌ，Ｍｌ２）＝（ＶＭＬ，ＶＭＨ）
となる。何故なら、情報ヵ心１″の時、出力端子２２の
電位はＶｓｓＯＶであ枳素子Ｍｌ２のスイツチング電圧
はＶＭＨに推移する。又出力端子２１の電位はもともと
ＶＤＤレベル側にあり例えば４となつている。この時プ
ログラム操作でＶｗが印加されるとＭＮＯＳスイツチン
グ容量素子Ｍ，ｌと浮遊容量Ｃｌの静電容量分割により
ＭＮＯＳスイツチング容量素子Ｍのソース電位Ｖｓは、
今、ＣＭ＝Ｃｌ，ＶＷ＝２５Ｖ，ＶＭＬ＝２Ｖとすると
、Ｖｓ＝１５．５Ｖとなり、実効ゲート電圧ＧＥ＝Ｖｗ
−Ｖｓ＝９．５Ｖとな）、この値はＶＩ＋（１５Ｖ）よ
りはるかに小さくスイツチング電圧の変化は起らない為
ＶＭＬに留まる。

同様に情報がＳＯ′１の時にも、プログラム操作で（Ｍ
ｌｌ，Ｍｌ２）＝（ＶＭＨ，ＶＭＬ）となる。この様に
して不揮発性記憶セル１００の回路情報は消去操作、プ
ログラム操作によりＭＮＯＳスイツチング容量素子対Ｍ
ｌｌ，Ｍｌ２に不揮発性情報として蓄えられる。次に、
ＭＮＯＳスイツチング容量素子対Ｍｌ，Ｍ！２の情報は
、例えば次のようにして記憶セル１００の回路情報とし
て復帰することができる。

コントロール信号線７０の電位をＶｓｓレベル０Ｖとす
る。こうしてｎチヤンネルトランジスタＴ２ｌ，Ｔ２２
を非導通とする。出力端子２１，２２の電位はあらかじ
めＶｓｓレベル０Ｖに初期化して卦く。これは、電源Ｄ
ＤをＶｓｓレベルに一度落すか、又は電源投入のままで
あつても、例えば第６図のようなメモリセルアレイで選
？用トランジスタＱｉｊｌ，Ｑｉｊ２を通じて、Ｄｊ，
Ｄｊの電位をＶｓｓに設定して卦くことによつても行う
ことができる。その後ＭＮＯＳスイツチング容量素子対
Ｍ＆１，Ｍ１２の情報復帰の際は、全ての選択用トラン
ジスタを非導通として卦く。制御線８０を通じて素子Ｍ
Ｉｌ，Ｍｌ２に振幅ＶＲの復帰振号を印加する。振幅Ｖ
Ｒ（例えば＋５Ｖ）の復帰信号パルスの立ち上り後の出
力端子２１，２２の電位Ｖ２ｌ，Ｖ２２は、今、上述し
た不揮発生記憶セルは、回路動作としてはＣＭＯＳ回路
動作を行うのでスタンドバイ時にほとんど電力消費をな
くすることが可能である。

つまり記憶セルの静的状態で消費する電力は、接合リー
ク電流に基因して消費されるに過ぎないか．″らであ
る。しかも、不揮発性記憶素子と双安定回路間で情報を
やＤ．５−ｂできる為に、回路情報を長期間リード又は
ライトしない場合には、回路情報を不揮発性記憶素子中
へ消去・プログラム動作によつて蓄えた後、電源を断つ
ことが可能である。１この時には、消費電力は完全に
零とすることが可能であり１従つてこの発明による記憶
回路は本質的に低消費電力であることが解る。さらに、
上述記憶回路はＣＭＯＳ形回路の特徴を生かして、トラ
ンジスタＴｌｌ，Ｔｌ２，Ｔ２ｌ，Ｔ２２９Ｔ３ｈＴ３
２を全て最小寸法のトランジスタで形成することができ
、不揮発性記憶セルとしてのセル寸法としても小さくで
きる可能性を備えている。

さらに上述した記憶回路では記瞳セル中にコントロール
信号を入力とするｎチヤンネルトランジスタＴ２、，Ｔ
２２を有する為に、プログラム操作で必要なプログラム
禁止電圧を前述の様に素子Ｍｌ．，Ｍｌ２のゲート・に
印加したプログラム電圧パルスＶｗの静電容量分割で端
子２１又は２２に自己発生させることができる。

又、端子２１又は２２に発生した電圧はｎチヤンネルト
ランジスタＴ２、，Ｔ２２でアイソレートされている為
にＰチヤンネルトランジスタＴ３ｌ，Ｔ３２に印加され
ない。この為、Ｐチヤンネルトランジスタとｎチヤンネ
ルトラン．ジスタ間のラツチアツプ現象等の寄生現象が
引き起こされるのを防げるようになつている。それ故電
源電圧ＶＤＤを不揮発性記憶素子のプログラム禁止電圧
に関係なく低電圧化することが可能であり例えば５以下
にすることも可能であるという長所を有する。以上では
第６図の記憶セルアレイを用いた場合について説明した
が、同様に第７図の様な記憶セルアレイとしても、本発
明の趣旨から逸脱することなく実現することができる。

第７図の記憶セルアイレイでは、不揮発性記憶セル１０
０のｎチヤンネルトランジスタＴ２２とＰチヤンネルト
ランジスタＴ３ｌの接続点３１と、ｎチヤンネルトラン
ジスタＴ２，とＰチヤンネルトランジスタＴ３２の接続
点３２がそれぞれ選択用トランジスタＱｉｊｌ，Ｑｉｊ
２を介してデイジツト線Ｄｊ，Ｄｊに接続されている点
が第６図の記憶セルアレイと異なつているのみであり、
その他の構成は同じで動作的には第６図の記憶アレイと
同様な機能を果すことが可能である。さらに上述した実
施例では、第２図に示した記憶セル１００を用いたが、
第２図の記憶セルの代わりに第８図に示す記憶セル１０
０５を用いることも可能である。

第８図の記憶セルが第２図の記憶セルと異なる点は、第
２のｎチヤンネルトランジスタＴ２，とＰチヤンネルト
ランジスタＴ，，との接続点３１と同様に第２のｎチヤ
ンネルトランジスタＴ２２とＰチヤンネルトランジスタ
Ｔ，２の接続点３２をそれぞれ出力端子として、出力端
子３１と入力端子５１をそれぞれ接続している点にある
。この場合には復帰動作時に、不揮発性制御信号線８０
に復帰信号パルスを印加後に、電源ＶＤＤとコントロー
ル信号線７０に電位を供給することによつて復帰が可能
である。又、消去、操作、プログラム操作は第２図の記
憶セル１００と全く同様に可能である。第８図の記憶セ
ル１００篭第６図の記憶セルアレイ中又は第７図の記憶
セルアレイ中のいずれでも用いることが可能である。又
、上述した例では、端子２１，２２のそれぞれに対をな
す不揮発性記憶素子Ｍｉ！，Ｍｌ２のそれぞれ一方を接
続する構成を示したが、これは対にして接続する必要は
必ずしもなく、Ｍｌｌ，Ｍｌ２の一方は単なる静電容量
素子であつてもよい。

静電容量素子として浮遊静電容量素子を利用すれば、Ｍ
ｌｌ，Ｍｌ２の一方の不揮発性記憶素子が端子２１又は
２２のいずれかに接続されただけの構成で上記機能を果
すことが可能となる。これは復帰操作は一方の静電容量
素子により復帰信号により誘起される電圧と、不揮発性
記憶素子により誘起される電圧との相対的大小により行
なえるし、消去、プログラム操作も、不揮発性記憶素子
に対しては全く同様に行なわれるからである。又、上述
した実施例では不揮発性記憶素子としてＭＮＯＳ形スイ
ツチング容量素子を用いたが同様な可変閾値を有する静
電容量素子等なら、同様に本発明を適用することが可能
である。

例えばＭＡＯＳ形素子、フローテイングゲート形素子が
利用できる。さらに上述した記憶回路中では、トランジ
スタＴｌｌリＴ２ｈＴｌｈＴ２２９Ｍｌｌ２Ｍｌ２をｎ
チヤンネルデバイス、Ｔｌ，Ｔ，，をＰチヤンネルデバ
イスとして説明したが、これらはｎチヤンネルとＰチャ
ンネルを反対にしてもよい。

即ちトランジスタＴ！ＨＴ２ｈＴＩ９Ｔ２ＩＭｌ９Ｍｌ
！等をＰチヤンネルデ２ゞイス、トランジスタＴ３！，
Ｔ３！をｎチヤンネルデバイスとしてもよい。この場合
は、電圧関係の極性を全て逆にすれば全く同様に本発明
を実施できる。以上詳述した本発明によれば、低消費電
力で、かつ低電源電圧の記憶回路が得られる。

【図面の簡単な説明】

第１図は従来の不揮発性記憶セルを示す構成図、第２図
は本発明の一実施例にシける不揮発性記憶セルを示す構
成図、第３図は不揮発性記憶素子の一例としてＭＮＯＳ
形スイツチング容量素子の構造を示す断面図、第４図は
第３図のＭＮＯＳ形スイツチング容量素子の静電容量Ｃ
一電圧Ｖ特性を示す特性図、第５図は第３図のＭＮＯＳ
形スイツチング容量素子のスイツチング電圧のヒステリ
シス特性を示す特性図、第６図は本発明の一実施例の不
揮発性記憶セルアレイの構成を示す図、第７図は本発明
の他の実施例である不揮発性記憶セルアレイの構成を示
す図、第８図は本発明に用いる不揮発性記憶セルの他の
構成例を示す図である。

Claims

【特許請求の範囲】

１第１のチャンネル型の第１及び第２の絶縁ゲート型
トランジスタと第２のチャンネル型の第３の絶縁ゲート
型トランジスタを直列接続し、前記第１及び第３の絶縁
ゲート型トランジスタの各ゲートを共通接続して共通接
続部を設け、前記第２の絶縁ゲート型トランジスタのゲ
ートにコントロール信号が入力されるように構成され、
前記第１もしくは第３の絶縁ゲート型トランジスタと第
２の絶縁ゲート型トランジスタの接続部を出力部とする
直列回路の一対を、それぞれ一方の直列回路の前記共通
接続部を他方の出力部に接続して構成される双安定回路
において、前記各直列回路を構成する第１及び第２の絶
縁ゲート型トランジスタの接続部の少なくとも一方に不
揮発性記憶素子を接続してなる不揮発性記憶セルを具備
したことを特徴とする記憶回路。