JPH03134892A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03134892A JPH03134892A JP1272637A JP27263789A JPH03134892A JP H03134892 A JPH03134892 A JP H03134892A JP 1272637 A JP1272637 A JP 1272637A JP 27263789 A JP27263789 A JP 27263789A JP H03134892 A JPH03134892 A JP H03134892A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置に関し、特に複数組の電源ビンを
有する半導体ＭＯＳメモリに適用して好適な半導体装置
に関する。
有する半導体ＭＯＳメモリに適用して好適な半導体装置
に関する。
（従来の技術）
第２図は、従来の半導体装置の回路図であり、特に半導
体チップに一組の電源ピンからそれぞれ電源電圧と接地
電圧とが与えられるＭＯＳメモリのデータ出力回路部分
を例示するものである。図中、破線で囲んだ部分が半導
体メモリチップ内部に構成される内部回路Ａを示してお
り、電源電圧端子Ｔ ｉ 、Ｔ ２に電源電圧が供給さ
れる。また、メモリのアドレスはアドレス入力端子Ｔ４
から入力される。田カデータはデータ出力端子Ｔ３から
出力される。データ出力端子Ｔ３がルベルを出力するか
あるいは０レベルを出力するかは、半導体チップの内部
の出力トランジスタ（例えば、Ｎチャンネルトランジス
タ）１１．１２のゲートにそれぞれ加えられる出力駆動
データ信号ｄ、ｉのレベルがそれぞれ１（ハイ）かＯ（
ロウ）かによって決められる。即ち、トランジスタ１１
は、出力駆動データ信号ｄをルベルとすることによって
導通し、データ出力端子Ｔ３をルベルとする。
体チップに一組の電源ピンからそれぞれ電源電圧と接地
電圧とが与えられるＭＯＳメモリのデータ出力回路部分
を例示するものである。図中、破線で囲んだ部分が半導
体メモリチップ内部に構成される内部回路Ａを示してお
り、電源電圧端子Ｔ ｉ 、Ｔ ２に電源電圧が供給さ
れる。また、メモリのアドレスはアドレス入力端子Ｔ４
から入力される。田カデータはデータ出力端子Ｔ３から
出力される。データ出力端子Ｔ３がルベルを出力するか
あるいは０レベルを出力するかは、半導体チップの内部
の出力トランジスタ（例えば、Ｎチャンネルトランジス
タ）１１．１２のゲートにそれぞれ加えられる出力駆動
データ信号ｄ、ｉのレベルがそれぞれ１（ハイ）かＯ（
ロウ）かによって決められる。即ち、トランジスタ１１
は、出力駆動データ信号ｄをルベルとすることによって
導通し、データ出力端子Ｔ３をルベルとする。
一方、出力トランジスタ１２は、出力駆動データ信号ｉ
をルベルとすることによって導通し、データ出力端子Ｔ
３をθレベルとする。
をルベルとすることによって導通し、データ出力端子Ｔ
３をθレベルとする。
この半導体チップの外部においては、パッケージや外部
配線等に起因する各種の寄生素子が存在する。つまり、
電源電圧端子Ｔ１側には、集積回路外部寄生抵抗１３及
び集積回路外部寄生インダクタンス１６が存在する。一
方、接地電圧端子Ｔ２側には、集積回路外部寄生抵抗１
４及び集積回路外部寄生インダクタンス１７が存在する
。さらに、データ出力端子Ｔ３側には、集積回路外部寄
生インダクタンス１８、集積回路外部寄生抵抗１５及び
負荷容ＪｉｌｌＯが存在する。また、この半導体チップ
内部にも、電源電圧端子Ｔ１と接地電圧端子１２間に集
積回路内部端子間容量１つが存在する。一方、電源電圧
端子Ｔ１と接地電圧端子Ｔ２とに電源を供給する直流電
源１１１がそれらの端子Ｔ、、Ｔ２間に接続されている
。
配線等に起因する各種の寄生素子が存在する。つまり、
電源電圧端子Ｔ１側には、集積回路外部寄生抵抗１３及
び集積回路外部寄生インダクタンス１６が存在する。一
方、接地電圧端子Ｔ２側には、集積回路外部寄生抵抗１
４及び集積回路外部寄生インダクタンス１７が存在する
。さらに、データ出力端子Ｔ３側には、集積回路外部寄
生インダクタンス１８、集積回路外部寄生抵抗１５及び
負荷容ＪｉｌｌＯが存在する。また、この半導体チップ
内部にも、電源電圧端子Ｔ１と接地電圧端子１２間に集
積回路内部端子間容量１つが存在する。一方、電源電圧
端子Ｔ１と接地電圧端子Ｔ２とに電源を供給する直流電
源１１１がそれらの端子Ｔ、、Ｔ２間に接続されている
。
以上のような構成において、データ出力端子Ｔ３の出力
レベルが１→０に変化する場合について説明する。この
場合には、出力駆動データ信号ｉのレベルがロウ−ハイ
と変化して、出力トランジスタ１２を導通させる。その
トランジスタ１２の導通によって、負荷容量１１０の電
荷が、データ出力端子Ｔ３から出力トランジスタ１２を
通る系Ｉを通じて放電される。ところが、この放電に伴
う放電電流１ｄと、この系Ｉに寄生する抵抗１４．１５
、インダクタンス１７．１８の存在とにより、接地電圧
端子Ｔ２にノイズが生じる。
レベルが１→０に変化する場合について説明する。この
場合には、出力駆動データ信号ｉのレベルがロウ−ハイ
と変化して、出力トランジスタ１２を導通させる。その
トランジスタ１２の導通によって、負荷容量１１０の電
荷が、データ出力端子Ｔ３から出力トランジスタ１２を
通る系Ｉを通じて放電される。ところが、この放電に伴
う放電電流１ｄと、この系Ｉに寄生する抵抗１４．１５
、インダクタンス１７．１８の存在とにより、接地電圧
端子Ｔ２にノイズが生じる。
方、半導体チップ内部の容量１９を通って系■にも電流
が流れる。その結果電源電圧端子Ｔ１にもノイズを生じ
る。
が流れる。その結果電源電圧端子Ｔ１にもノイズを生じ
る。
この一連の動作における電源電圧端子Ｔ１、接地電圧端
子Ｔ２、データ出力端子Ｔ３の電圧の変化状態を第３図
の波形図に示す。この第３図から、出力端子Ｔ３の１→
０へのレベル変化に伴って、端子Ｔ ｔ 、 Ｔ ２に
ノイズが生じるのがわかる。
子Ｔ２、データ出力端子Ｔ３の電圧の変化状態を第３図
の波形図に示す。この第３図から、出力端子Ｔ３の１→
０へのレベル変化に伴って、端子Ｔ ｔ 、 Ｔ ２に
ノイズが生じるのがわかる。
次に、データ出力端子Ｔ３の出力レベルが１→０レベル
に変化する場合について説明する。この場合には、出力
駆動データ信号ｄがロウ→ハイと変化して、出力トラン
ジスタ１１を導通させる。
に変化する場合について説明する。この場合には、出力
駆動データ信号ｄがロウ→ハイと変化して、出力トラン
ジスタ１１を導通させる。
このトランジスタ１１の導通によって、第４図に示すよ
うに、負荷容量１１０の電荷が、出力トランジスタ１１
及びデータ出力端子Ｔ３を通る系■を通じて充電される
。ところが、この充電に伴う充電電流１ｃと、この系■
に寄生する抵抗１３゜１５、インダクタンス１６．１８
の存在により、電源電圧端子Ｔ１にはノイズが生じる。
うに、負荷容量１１０の電荷が、出力トランジスタ１１
及びデータ出力端子Ｔ３を通る系■を通じて充電される
。ところが、この充電に伴う充電電流１ｃと、この系■
に寄生する抵抗１３゜１５、インダクタンス１６．１８
の存在により、電源電圧端子Ｔ１にはノイズが生じる。
一方、半導体チップ内部の容量１９を介して系■にも電
流が流れることになり、その結果接地電圧端子Ｔ２にも
ノイズを生じる。
流が流れることになり、その結果接地電圧端子Ｔ２にも
ノイズを生じる。
この一連の動作における電源電圧端子Ｔ１、接地電圧端
子Ｔ２、データ出力端子Ｔ３の状態を第５図の波形図に
示す。つまり、端子Ｔ３からの出力レベルが０→１と変
化するときにも、第５図かられかるように、端子Ｔ ｔ
、Ｔ ２にノイズが生じる。
子Ｔ２、データ出力端子Ｔ３の状態を第５図の波形図に
示す。つまり、端子Ｔ３からの出力レベルが０→１と変
化するときにも、第５図かられかるように、端子Ｔ ｔ
、Ｔ ２にノイズが生じる。
以上のように、０レベルからルベルへ、またはルベルか
ら０レベルへのデータ出力端子Ｔ３のレベル変化に伴っ
て、負荷容量１１０に充放電電流が流れて、電源電圧端
子Ｔ１や接地電圧端子Ｔ２にノイズが発生する。これら
のノイズは、複数のデータ出力端子を有する半、導体メ
モリチップにおけるすべてのデータ出力端子が一斉に０
レベルからルベルへ、またはルベルから０レベルへ変化
するような場合に、特に著しい。そして、電源電圧端子
Ｔ １接地電圧端子Ｔ２に発生するこのようなノイズに
よって、アドレス入力端子Ｔ４に相対的にノイズを生じ
ることになる。これによって、誤動作を発生したり、デ
ータの出力遅延を発生したりしてしまう。
ら０レベルへのデータ出力端子Ｔ３のレベル変化に伴っ
て、負荷容量１１０に充放電電流が流れて、電源電圧端
子Ｔ１や接地電圧端子Ｔ２にノイズが発生する。これら
のノイズは、複数のデータ出力端子を有する半、導体メ
モリチップにおけるすべてのデータ出力端子が一斉に０
レベルからルベルへ、またはルベルから０レベルへ変化
するような場合に、特に著しい。そして、電源電圧端子
Ｔ １接地電圧端子Ｔ２に発生するこのようなノイズに
よって、アドレス入力端子Ｔ４に相対的にノイズを生じ
ることになる。これによって、誤動作を発生したり、デ
ータの出力遅延を発生したりしてしまう。
以上のような問題を解決する一つの手段として、半導体
チップ内部において、出力バッファ部とそれ以外の内部
回路とに、それぞれ別の電源ビンから電力供給するよう
にしたものがある。
チップ内部において、出力バッファ部とそれ以外の内部
回路とに、それぞれ別の電源ビンから電力供給するよう
にしたものがある。
第６図は、かかる半導体装置を例示する回路ブッロク図
である。同図にも示すように、−点鎖線で囲んで示した
半導体チップＢに、電源電圧端子Ｔ１、接地電圧端子Ｔ
２の他に、出力バッファトランジスタ用ＶＤＤ端子Ｔ５
とｖ８８端子Ｔ６とを設けている。出力トランジスタ１
１．１２には、０ ＶＤＤ端子Ｔ５、ｖ８８端子Ｔ６から独立的に電源を供
給している。点線で囲まれる内部回路Ａには、端子Ｔ
ｔ 、 Ｔ ２から電力を供給する。
である。同図にも示すように、−点鎖線で囲んで示した
半導体チップＢに、電源電圧端子Ｔ１、接地電圧端子Ｔ
２の他に、出力バッファトランジスタ用ＶＤＤ端子Ｔ５
とｖ８８端子Ｔ６とを設けている。出力トランジスタ１
１．１２には、０ ＶＤＤ端子Ｔ５、ｖ８８端子Ｔ６から独立的に電源を供
給している。点線で囲まれる内部回路Ａには、端子Ｔ
ｔ 、 Ｔ ２から電力を供給する。
内部回路Ａにおいては、アドレス入力端子Ｔ４からのア
ドレスデータに基づいて、インバータバッファＩＶ１か
ら出力駆動データ信号ｄが出力され、且つインバータバ
ッファＩＶ２から出力駆動データ信号ｉが出力される。
ドレスデータに基づいて、インバータバッファＩＶ１か
ら出力駆動データ信号ｄが出力され、且つインバータバ
ッファＩＶ２から出力駆動データ信号ｉが出力される。
ｖＤＤ端子Ｔ５とＶ８８端子Ｔ６との間には集積回路内
部端子間容量５４が寄生している。ＶＤＤ端子Ｔ５と直
流電源１１１の間には、集積回路外部寄生インダクタン
ス５１と集積回路外部寄生抵抗４６が存在する。ｖ８３
端子Ｔ６と直流電源１１１との間には、集積回路外部寄
生抵抗４７と集積回路外部寄生インダクタンス５２が存
在する。第６図において、第２図及び第４図と同等の構
成要素には、第２図及び第４図と同一の符号を付してい
る。
部端子間容量５４が寄生している。ＶＤＤ端子Ｔ５と直
流電源１１１の間には、集積回路外部寄生インダクタン
ス５１と集積回路外部寄生抵抗４６が存在する。ｖ８３
端子Ｔ６と直流電源１１１との間には、集積回路外部寄
生抵抗４７と集積回路外部寄生インダクタンス５２が存
在する。第６図において、第２図及び第４図と同等の構
成要素には、第２図及び第４図と同一の符号を付してい
る。
かかる構成において、データ出力端子Ｔ３の出力レベル
の１→０の変化は、出力駆動データ信号ｄによって出力
トランジスタ１２が導通することによって生じる。この
場合、負荷容量１１０中の電荷の放電電流１ｄは、デー
タ出力端子Ｔ３がら出力トランジスタ１２を通じてＶ３
８端子Ｔ６に至る系Ｉａに流れる。ただし、この電流Ｉ
ｄは、端子Ｔ、、Ｔ２には流れない。このため、それら
の端子Ｔ Ｉ、 Ｔ ２にはノイズは生じない。
の１→０の変化は、出力駆動データ信号ｄによって出力
トランジスタ１２が導通することによって生じる。この
場合、負荷容量１１０中の電荷の放電電流１ｄは、デー
タ出力端子Ｔ３がら出力トランジスタ１２を通じてＶ３
８端子Ｔ６に至る系Ｉａに流れる。ただし、この電流Ｉ
ｄは、端子Ｔ、、Ｔ２には流れない。このため、それら
の端子Ｔ Ｉ、 Ｔ ２にはノイズは生じない。
一方、データ出力端子Ｔ３の出力レベルの０−１の変化
は、出力駆動データ信号ｄによって出方トランジスタ１
１がオンすることによって生じる。
は、出力駆動データ信号ｄによって出方トランジスタ１
１がオンすることによって生じる。
この場合、負荷容量１１０の充電電流Ｉｃは、ＶＤＤ端
子Ｔ５から出力トランジスタ１１を通じてデータ出力端
子Ｔ３に至る系■ａに流れる。ただし、充電電流１ｃは
、端子Ｔ １． Ｔ ２には流れない。このため、端子
Ｔ ｌ 、Ｔ ２にはノイズは生じない。
子Ｔ５から出力トランジスタ１１を通じてデータ出力端
子Ｔ３に至る系■ａに流れる。ただし、充電電流１ｃは
、端子Ｔ １． Ｔ ２には流れない。このため、端子
Ｔ ｌ 、Ｔ ２にはノイズは生じない。
したがって、第６図の構成によれば、内部回路Ａにアド
レス信号を与えるアドレス入力端子Ｔ４に相対的にノイ
ズが載るのを防止することができる。
レス信号を与えるアドレス入力端子Ｔ４に相対的にノイ
ズが載るのを防止することができる。
１
２
（発明が解決しようとする課題）
第６図のように構成された半導体集積回路装置において
は、例えばデータ出力端子Ｔ３からルベルが出力される
場合には、出力トランジスタ１１が導通している。出力
トランジスタ１１の導通に伴い、系ｍａに電流が流れる
。この電流によってＶＤＤ端子Ｔ５にノイズが載る。そ
れによってＶＤＤ端子Ｔ５の電位が低下し、容量５４を
介して電流が流れてｖｓ８端子Ｔ６にも同様のノイズが
載る。それにより、この端子Ｔ６の電位が低下する。
は、例えばデータ出力端子Ｔ３からルベルが出力される
場合には、出力トランジスタ１１が導通している。出力
トランジスタ１１の導通に伴い、系ｍａに電流が流れる
。この電流によってＶＤＤ端子Ｔ５にノイズが載る。そ
れによってＶＤＤ端子Ｔ５の電位が低下し、容量５４を
介して電流が流れてｖｓ８端子Ｔ６にも同様のノイズが
載る。それにより、この端子Ｔ６の電位が低下する。
この場合、Ｖ８８端子Ｔ６から見た出力駆動データ信号
１の電位が、実際にはロウレベルであるにも関わらずハ
イレベルとなる可能性がある。これによって、出力トラ
ンジスタ１２が誤って導通してしまうこともある。この
ような誤動作によって、データ出力端子Ｔ３から出力さ
れる出力データの遅れを招いたり、誤ったデータが出力
されたりする。
１の電位が、実際にはロウレベルであるにも関わらずハ
イレベルとなる可能性がある。これによって、出力トラ
ンジスタ１２が誤って導通してしまうこともある。この
ような誤動作によって、データ出力端子Ｔ３から出力さ
れる出力データの遅れを招いたり、誤ったデータが出力
されたりする。
本発明は、上記に鑑みてなされたもので、その目的は、
出力信号のレベル変化時における誤動作を確実に防止す
ることのできる半導体装置を提供することにある。
出力信号のレベル変化時における誤動作を確実に防止す
ることのできる半導体装置を提供することにある。
（課題を解決するための手段）
本発明の第１の半導体装置は、
第１電源端子から電力供給される内部回路と第２電源端
子から電力供給される出力バッファ部とを有し、前記内
部回路の出力端から出力される出力駆動信号がロウレベ
ルであるかハイレベルであるかに応じて、前記出力バッ
ファ部のゲートを開閉して、その開閉に応じたロウレベ
ル又はハイレベルの出力信号を外部出力端から外部に出
力するようにした半導体装置において、 前記外部出力端から出力される出力信号のロウレベルと
ハイレベルとの間でのレベル変化に伴って前記第２電源
端子側電位が前記第１電源端子側電位に対して相対的に
変化したときに、前記内部回路の前記出力端を前記第２
電源端子及び前記外部出力端のいずれか一方に接続して
、前記出力バッファ部から見た前記出力駆動信号のレベ
ル変化３ ４ を抑制するレベル変化抑制回路を備えるものとして構成
される。
子から電力供給される出力バッファ部とを有し、前記内
部回路の出力端から出力される出力駆動信号がロウレベ
ルであるかハイレベルであるかに応じて、前記出力バッ
ファ部のゲートを開閉して、その開閉に応じたロウレベ
ル又はハイレベルの出力信号を外部出力端から外部に出
力するようにした半導体装置において、 前記外部出力端から出力される出力信号のロウレベルと
ハイレベルとの間でのレベル変化に伴って前記第２電源
端子側電位が前記第１電源端子側電位に対して相対的に
変化したときに、前記内部回路の前記出力端を前記第２
電源端子及び前記外部出力端のいずれか一方に接続して
、前記出力バッファ部から見た前記出力駆動信号のレベ
ル変化３ ４ を抑制するレベル変化抑制回路を備えるものとして構成
される。
本発明の第２の半導体装置は、前記第１の半導体装置に
おいて、 前記第２電源端子は高圧側第２電源端子と低圧側第２電
源端子を有し、 前記内部回路の前記出力端は同一レベルの２つの出力駆
動信号の組と相補レベルの２つの出力駆動信号の組のい
ずれか一方の組の２つの信号をそれぞれ１つずつ出力す
る第１出力端と第２出力端を有し、 前記出力バッファ部は、前記高圧側及び低圧側第２電源
端子間に直列に接続された第１スイッチング素子と第２
スイッチング素子を有し、その第１スイッチング素子の
制御端子には前記第１の出力端が接続され、前記第２ス
イッチング素子の制御端子には前記第２出力端が接続さ
れ、前記第１及び第２スイッチング素子は前記第１及び
第２出力端からの出力駆動信号によって一方がオンし、
他方がオフするものとして構成され、 前記レベル変化抑制回路は、前記第１及び第２出力端の
うちの、前記出力駆動信号として前記第１及び第２スイ
ッチング素子のいずれかをオフさせるオフ信号を出力し
ているものを、前記第２電源端子及び前記外部出力端の
いずれか一方に接続して、前記出力バッファ部からみた
前記オフ信号のレベルを維持させるものである ものとして構成される。
おいて、 前記第２電源端子は高圧側第２電源端子と低圧側第２電
源端子を有し、 前記内部回路の前記出力端は同一レベルの２つの出力駆
動信号の組と相補レベルの２つの出力駆動信号の組のい
ずれか一方の組の２つの信号をそれぞれ１つずつ出力す
る第１出力端と第２出力端を有し、 前記出力バッファ部は、前記高圧側及び低圧側第２電源
端子間に直列に接続された第１スイッチング素子と第２
スイッチング素子を有し、その第１スイッチング素子の
制御端子には前記第１の出力端が接続され、前記第２ス
イッチング素子の制御端子には前記第２出力端が接続さ
れ、前記第１及び第２スイッチング素子は前記第１及び
第２出力端からの出力駆動信号によって一方がオンし、
他方がオフするものとして構成され、 前記レベル変化抑制回路は、前記第１及び第２出力端の
うちの、前記出力駆動信号として前記第１及び第２スイ
ッチング素子のいずれかをオフさせるオフ信号を出力し
ているものを、前記第２電源端子及び前記外部出力端の
いずれか一方に接続して、前記出力バッファ部からみた
前記オフ信号のレベルを維持させるものである ものとして構成される。
本発明の第３の半導体装置は、前記第２の半導体装置に
おいて、 前記第１及び第２出力端は互いに相補レベルの出力駆動
信号を出力するものとして構成され、前記第１及び第２
スイッチング素子は共にＮチャンネルトランジスタであ
り、 前記レベル変化抑制回路は、前記低圧側第２電源端子側
電位が前記第１電源側電位に対して相対的に低下したと
きに、前記第１及び第２出力端のうち、前記出力駆動信
号としてロウレベル信号を出力しているものを、前記出
力バッファ部の前記低圧側第２電源端子に導通させるも
のであるものとして構成される。
おいて、 前記第１及び第２出力端は互いに相補レベルの出力駆動
信号を出力するものとして構成され、前記第１及び第２
スイッチング素子は共にＮチャンネルトランジスタであ
り、 前記レベル変化抑制回路は、前記低圧側第２電源端子側
電位が前記第１電源側電位に対して相対的に低下したと
きに、前記第１及び第２出力端のうち、前記出力駆動信
号としてロウレベル信号を出力しているものを、前記出
力バッファ部の前記低圧側第２電源端子に導通させるも
のであるものとして構成される。
本発明の第４の半導体装置は、前記第２の半導体装置に
おいて、 前記第１及び第２出力端は互いに相補レベルの出力駆動
信号を出力するものとして構成され、前記第１及び第２
スイッチング素子は共にＮチャンネルトランジスタであ
り、 前記レベル変化抑制回路は、前記低圧側第２電源端子側
電位が前記低圧側第１電源側電位に対して相対的に低下
したときに、出力駆動信号としてロウレベル信号を出力
しているものが前記第１出力端であるときにはその第１
出力端を前記出力バッファ部の前記外部出力端に導通さ
せ、前記第２出力端であるときにはその第２出力端を前
記出力バッファ部の前記低圧側第２電源端子に導通させ
るものであるものとして構成される。
おいて、 前記第１及び第２出力端は互いに相補レベルの出力駆動
信号を出力するものとして構成され、前記第１及び第２
スイッチング素子は共にＮチャンネルトランジスタであ
り、 前記レベル変化抑制回路は、前記低圧側第２電源端子側
電位が前記低圧側第１電源側電位に対して相対的に低下
したときに、出力駆動信号としてロウレベル信号を出力
しているものが前記第１出力端であるときにはその第１
出力端を前記出力バッファ部の前記外部出力端に導通さ
せ、前記第２出力端であるときにはその第２出力端を前
記出力バッファ部の前記低圧側第２電源端子に導通させ
るものであるものとして構成される。
本発明の第５の半導体装置は、前記第２の半導体装置に
おいて、 前記第１及び第２出力端は共に同一レベルの出力駆動信
号を出力するものとして構成され、前記第１スイッチン
グ素子はＰチャンネルトランジスタであり、前記第２ス
イッチング素子はＮチャンネルトランジスタであり、 前記レベル変化抑制回路は、前記高圧側第２電源端子側
電位が前記高圧側第１電源側電位に対して相対的に上昇
したときに、前記第１出力端が前記出力駆動信号として
ハイレベル信号を出力しているときには、その第１出力
端を前記出力バッファ部の前記高圧側第２電源端子に導
通させ、前記低圧側第２電源端子側電位が前記低圧側第
１電源側電位に対して相対的に低下したときに、前記第
２出力端が前記出力駆動信号としてロウレベル信号を出
力しているときには、その第２出力端を前記出力バッフ
ァ部の前記低圧側第２電源端子に導通させるものである
ものとして構成される。
おいて、 前記第１及び第２出力端は共に同一レベルの出力駆動信
号を出力するものとして構成され、前記第１スイッチン
グ素子はＰチャンネルトランジスタであり、前記第２ス
イッチング素子はＮチャンネルトランジスタであり、 前記レベル変化抑制回路は、前記高圧側第２電源端子側
電位が前記高圧側第１電源側電位に対して相対的に上昇
したときに、前記第１出力端が前記出力駆動信号として
ハイレベル信号を出力しているときには、その第１出力
端を前記出力バッファ部の前記高圧側第２電源端子に導
通させ、前記低圧側第２電源端子側電位が前記低圧側第
１電源側電位に対して相対的に低下したときに、前記第
２出力端が前記出力駆動信号としてロウレベル信号を出
力しているときには、その第２出力端を前記出力バッフ
ァ部の前記低圧側第２電源端子に導通させるものである
ものとして構成される。
（作 用）
出力バッファ部からの出力信号のレベルが変化するのに
応じて、出力バッファ部の電源電位が内部回路のそれに
対して相対的に変化すると、内部回路の出力端が出力バ
ッファ部に接続される。こ１．７ ８ れにより、出力バッファ部からみた、内部回路からの出
力駆動信号のレベル変化は抑制され、出力バッファ部か
ら適正な出力が行われる。
応じて、出力バッファ部の電源電位が内部回路のそれに
対して相対的に変化すると、内部回路の出力端が出力バ
ッファ部に接続される。こ１．７ ８ れにより、出力バッファ部からみた、内部回路からの出
力駆動信号のレベル変化は抑制され、出力バッファ部か
ら適正な出力が行われる。
より詳しくは、出力バッファ部が直列接続された２つの
スイッチング素子を有する場合においては、それらのス
イッチング素子のうちのオフしている素子の制御端子が
、前記出力バッファ部の電源電位の変化に伴って、出力
バッファ部の電源又は外部出力端に接続され、オフレベ
ルが維持される。これにより、出力バッファ部は誤動作
することなく、出力が継続的に適正に行われる。
スイッチング素子を有する場合においては、それらのス
イッチング素子のうちのオフしている素子の制御端子が
、前記出力バッファ部の電源電位の変化に伴って、出力
バッファ部の電源又は外部出力端に接続され、オフレベ
ルが維持される。これにより、出力バッファ部は誤動作
することなく、出力が継続的に適正に行われる。
（実施例）
以下、図面を参照しながら本発明の詳細な説明する。
第１Ａ図は本発明の第１実施例の回路図である。
第１Ａ図において第６図と同等の構成要素には、第６図
と同一の符号を付している。第１Ａ図に示すように、イ
ンバータバッファＩＶＩの出力端は、Ｎチャンネルトラ
ンジスタ３，４を通じてＶｓｓ端子Ｔ６に接続され、且
つＮチャンネルトランジスタ５のゲートに接続されてい
る。また、インバータバッファＩＶ２の出力端は、Ｎチ
ャンネルトランジスタ５，６を通じてＶｓ８端子Ｔ６に
接続され、且つＮチャンネルトランジスタ３のゲートに
接続されている。Ｎチャンネルトランジスタ４，６のゲ
ートは接地電圧端子Ｔ２に接続されている。その他の構
成は第６図と同様である。
と同一の符号を付している。第１Ａ図に示すように、イ
ンバータバッファＩＶＩの出力端は、Ｎチャンネルトラ
ンジスタ３，４を通じてＶｓｓ端子Ｔ６に接続され、且
つＮチャンネルトランジスタ５のゲートに接続されてい
る。また、インバータバッファＩＶ２の出力端は、Ｎチ
ャンネルトランジスタ５，６を通じてＶｓ８端子Ｔ６に
接続され、且つＮチャンネルトランジスタ３のゲートに
接続されている。Ｎチャンネルトランジスタ４，６のゲ
ートは接地電圧端子Ｔ２に接続されている。その他の構
成は第６図と同様である。
以上のような構成において、次にその動作を説明する。
先ず、データ出力端子Ｔ３からの出力レベルが０→１と
変化するときは、インバータバッファＩＶ１からの出力
駆動データ信号ｄのレベルがロウ→ハイとなり、インバ
ータバッファＩＶ２からの出力駆動データ信号ｉのレベ
ルがハイ→ロウとなる。その結果、出力トランジスタ１
１が導通し、出力トランジスタ１２が非導通となる。こ
れにより、ｖＤＤ端子Ｔ５から出力トランジスタ１１、
データ出力端子Ｔ３を通る系ｍｂを通して負荷容量１１
０に充電電流Ｉｃが流れる。この場合、この充電電流１
ｃと、系ｍｂに介在する寄生抵抗１５゜４６、寄生イン
ダクタンス１８．５１とによってＶＤＤ端子Ｔ５にノイ
ズが発生し、さらに容量５４を介してＶｓｓ端子Ｔ６に
もノイズが載ってしまう。
変化するときは、インバータバッファＩＶ１からの出力
駆動データ信号ｄのレベルがロウ→ハイとなり、インバ
ータバッファＩＶ２からの出力駆動データ信号ｉのレベ
ルがハイ→ロウとなる。その結果、出力トランジスタ１
１が導通し、出力トランジスタ１２が非導通となる。こ
れにより、ｖＤＤ端子Ｔ５から出力トランジスタ１１、
データ出力端子Ｔ３を通る系ｍｂを通して負荷容量１１
０に充電電流Ｉｃが流れる。この場合、この充電電流１
ｃと、系ｍｂに介在する寄生抵抗１５゜４６、寄生イン
ダクタンス１８．５１とによってＶＤＤ端子Ｔ５にノイ
ズが発生し、さらに容量５４を介してＶｓｓ端子Ｔ６に
もノイズが載ってしまう。
この状態では、先に述べたように、出力駆動データ信号
ｄはハイレベル状態にあり、出力駆動データ信号ａはロ
ウレベル状態にある。従って、トランジスタ５が導通し
、トランジスタ３．４． ６がそれぞれ非導通となる。
ｄはハイレベル状態にあり、出力駆動データ信号ａはロ
ウレベル状態にある。従って、トランジスタ５が導通し
、トランジスタ３．４． ６がそれぞれ非導通となる。
ここで、ノイズによってＶＤＤ端子Ｔ５およびＶ８８端
子Ｔ６の電位が下がったとする。これにより、Ｖ８８端
子Ｔ６から見た接地電圧端子Ｔ２の電位及び出力駆動デ
ータ信号ｉの電位が相対的に上昇する。端子Ｔ２が相対
的電位上昇によりＮチャンネルトランジスタ６の閾値電
圧を超えてしまうと、トランジスタ６が導通状態となる
。その結果、相対的に上昇した出力駆動データ信号Ｈの
電荷は、Ｎチャンネルトランジスタ５．６を介してＶｓ
ｓ端子Ｔ６に放電され、低下してしまう。このため、Ｖ
８８端子Ｔ６から見た出力駆動データ信号ｉの電位は、
Ｎチャンネルトランジスタ６の閾値を超えて浮き上がる
ことはなくなる。ここで、予め出力トランジスタ１２よ
りもトランジスタ６の閾値を低く設定しておくことによ
り、出力トランジスタ１２が誤って導通する等の不都合
を防止することができる。
子Ｔ６の電位が下がったとする。これにより、Ｖ８８端
子Ｔ６から見た接地電圧端子Ｔ２の電位及び出力駆動デ
ータ信号ｉの電位が相対的に上昇する。端子Ｔ２が相対
的電位上昇によりＮチャンネルトランジスタ６の閾値電
圧を超えてしまうと、トランジスタ６が導通状態となる
。その結果、相対的に上昇した出力駆動データ信号Ｈの
電荷は、Ｎチャンネルトランジスタ５．６を介してＶｓ
ｓ端子Ｔ６に放電され、低下してしまう。このため、Ｖ
８８端子Ｔ６から見た出力駆動データ信号ｉの電位は、
Ｎチャンネルトランジスタ６の閾値を超えて浮き上がる
ことはなくなる。ここで、予め出力トランジスタ１２よ
りもトランジスタ６の閾値を低く設定しておくことによ
り、出力トランジスタ１２が誤って導通する等の不都合
を防止することができる。
また、０→１リ一ド時に、前記ノイズによって端子Ｔ５
．Ｔ６の電位が上った場合には、トランジスタ１２のオ
フ状態は維持され、特に問題はない。
．Ｔ６の電位が上った場合には、トランジスタ１２のオ
フ状態は維持され、特に問題はない。
同様に、データ出力端子Ｔ３からの出力レベルの１−０
の変化は、出力駆動データ信号ｄのレベルがハイ→ロウ
となり、出力駆動データ信号１のレベルがロウ→ハイと
なったときに生じる。これにより、トランジスタ１１は
オフ、１２はオンし、さらにトランジスタ３はオンし、
４〜６はオフする。負荷容量１１０からの放電電流１ｄ
は、ブタ出力端子Ｔ３から出力トランジスタ１２を通じ
てＶｓｓ端子Ｔ６にいたる系１ａを流れる。これにより
Ｖ８８端子ＴＢ、ｖＤＤ端子Ｔ５にノイズが発生する。
の変化は、出力駆動データ信号ｄのレベルがハイ→ロウ
となり、出力駆動データ信号１のレベルがロウ→ハイと
なったときに生じる。これにより、トランジスタ１１は
オフ、１２はオンし、さらにトランジスタ３はオンし、
４〜６はオフする。負荷容量１１０からの放電電流１ｄ
は、ブタ出力端子Ｔ３から出力トランジスタ１２を通じ
てＶｓｓ端子Ｔ６にいたる系１ａを流れる。これにより
Ｖ８８端子ＴＢ、ｖＤＤ端子Ｔ５にノイズが発生する。
このノイズによってＶｓｓ端子Ｔ６から見た１
２
接地電圧端子Ｔ２の電位がＮチャンネルトランジスタ４
の閾値を超えると、Ｎチャンネルトランジスタ４が導通
する。このため、出力駆動データ信号ｄの電荷はＮチャ
ンネルトランジスタ３．４を介してＶ８８端子Ｔ６に放
電される。これにより、出力駆動データ信号ｄはロウレ
ベルに保たれ、出カドランシスター１は非導通状態を維
持する。つまり、放電用のＮチャンネルトランジスタ４
を出カドランシスター１の閾値よりも低設定しておくこ
とにより、出カドランシスター１が誤って導通するのを
防ぐことができる。また、上記１−０リ一ド時に、端子
Ｔ５．Ｔ６の電位が、前記ノイズによって上ったとする
。この場合には、トランジスタ１１のオフ状態は維持さ
れ、特に問題はない。
の閾値を超えると、Ｎチャンネルトランジスタ４が導通
する。このため、出力駆動データ信号ｄの電荷はＮチャ
ンネルトランジスタ３．４を介してＶ８８端子Ｔ６に放
電される。これにより、出力駆動データ信号ｄはロウレ
ベルに保たれ、出カドランシスター１は非導通状態を維
持する。つまり、放電用のＮチャンネルトランジスタ４
を出カドランシスター１の閾値よりも低設定しておくこ
とにより、出カドランシスター１が誤って導通するのを
防ぐことができる。また、上記１−０リ一ド時に、端子
Ｔ５．Ｔ６の電位が、前記ノイズによって上ったとする
。この場合には、トランジスタ１１のオフ状態は維持さ
れ、特に問題はない。
第１Ｂ図は本発明の第２実施例の回路図である。
第１Ｂにおいて、第１Ａ図と同様の構成要素には第１Ａ
と同一の符号を付している。第１Ｂ図が第１Ａ図と異な
る点は、トランジスタ４の一端を、端子Ｔ に代えて、
データ出力端子Ｔ３に接続した点にある。その他の構成
は第１Ａ図と同様であ第１Ｂ図において、データ出力端
子Ｔ３からの出力レベルが０→１と変化するときは第１
Ａ図と同様の動作をする。
と同一の符号を付している。第１Ｂ図が第１Ａ図と異な
る点は、トランジスタ４の一端を、端子Ｔ に代えて、
データ出力端子Ｔ３に接続した点にある。その他の構成
は第１Ａ図と同様であ第１Ｂ図において、データ出力端
子Ｔ３からの出力レベルが０→１と変化するときは第１
Ａ図と同様の動作をする。
また、データ出力端子Ｔ３からの出力レベルが１→０と
変化するときは、データ信号ｄのレベルがハイ→ロウと
なり、データ信号ｉのレベルがロウ→ハイとなる。これ
により、出力トランジスタ１１はオフし、出力トランジ
スタ１２はオンし、トランジスタ３はオンし、トランジ
スタ４〜６はオフする。負荷容量ｌｌｏからの放電電流
Ｉｄによって、Ｖｓｓ端子Ｔ６、■ＤＤ端子Ｔ５にノイ
ズが発生する。このノイズによって端子Ｔ３の電位が低
下して、出力端子Ｔ３の出力“０”レベルからみた接地
電圧端子Ｔ２の電位が上昇し、トランジスタ４の閾値を
越えると、トランジスタ４がオンし、インバータバッフ
ァＩＶＩの出力端（ｄ）の電荷がトランジスタ３，４を
介して端子Ｔ３に放電される。これにより、インバータ
バッファＩＶＩの出力端（ｄ）はロウレベルに保たれ、
トランジスタ１１はオフ状態を維持する。つまり、トラ
ンジスタ４をトランジスタ１１の閾値よりも低く設定し
ておけば、Ｏデータ円方中にトランジスタ１１が誤って
オンするのを防ぐことができる。
変化するときは、データ信号ｄのレベルがハイ→ロウと
なり、データ信号ｉのレベルがロウ→ハイとなる。これ
により、出力トランジスタ１１はオフし、出力トランジ
スタ１２はオンし、トランジスタ３はオンし、トランジ
スタ４〜６はオフする。負荷容量ｌｌｏからの放電電流
Ｉｄによって、Ｖｓｓ端子Ｔ６、■ＤＤ端子Ｔ５にノイ
ズが発生する。このノイズによって端子Ｔ３の電位が低
下して、出力端子Ｔ３の出力“０”レベルからみた接地
電圧端子Ｔ２の電位が上昇し、トランジスタ４の閾値を
越えると、トランジスタ４がオンし、インバータバッフ
ァＩＶＩの出力端（ｄ）の電荷がトランジスタ３，４を
介して端子Ｔ３に放電される。これにより、インバータ
バッファＩＶＩの出力端（ｄ）はロウレベルに保たれ、
トランジスタ１１はオフ状態を維持する。つまり、トラ
ンジスタ４をトランジスタ１１の閾値よりも低く設定し
ておけば、Ｏデータ円方中にトランジスタ１１が誤って
オンするのを防ぐことができる。
また、前記ノイズによって端子Ｔ３の電位が上昇した場
合には、トランジスタ１１のオフ状態は維持されるので
、特に問題はない。
合には、トランジスタ１１のオフ状態は維持されるので
、特に問題はない。
第１Ｃ図は、本発明の第３図実施例の回路図である。こ
の第３実施例が第７実施例と異なる点は、以下の通りで
ある。即ち、出力バッファ部は、Ｐチャンネル出力トラ
ンジスタＩＩＡとＮチャンネル出力トランジスタ１２と
か直列接続されて構成されている。インバータバッファ
ＩＶＩＡとＩＶ２は共に同一レベルの出力駆動信号Ｅを
それぞれ出力する。端子Ｔ５とインバータバッファＩＶ
ＩＡの出力側との間にＰチャンネルトランジスタ３Ａ、
４Ａが直列に接続されている。トランジスタ３Ａのゲー
トには端子Ｔ１が接続されている。トランジスタ４Ａの
ゲートには出力駆動データ信号ｄが加えられる。また、
インバータバッファＩＶ２の出力側と端子Ｔ６との間に
Ｎチャンネルトランジスタ５，６が直列に接続されてい
る。
の第３実施例が第７実施例と異なる点は、以下の通りで
ある。即ち、出力バッファ部は、Ｐチャンネル出力トラ
ンジスタＩＩＡとＮチャンネル出力トランジスタ１２と
か直列接続されて構成されている。インバータバッファ
ＩＶＩＡとＩＶ２は共に同一レベルの出力駆動信号Ｅを
それぞれ出力する。端子Ｔ５とインバータバッファＩＶ
ＩＡの出力側との間にＰチャンネルトランジスタ３Ａ、
４Ａが直列に接続されている。トランジスタ３Ａのゲー
トには端子Ｔ１が接続されている。トランジスタ４Ａの
ゲートには出力駆動データ信号ｄが加えられる。また、
インバータバッファＩＶ２の出力側と端子Ｔ６との間に
Ｎチャンネルトランジスタ５，６が直列に接続されてい
る。
トランジスタ５のゲートには出力駆動データ信号ｄが加
えられる。トランジスタ６のゲートには端子Ｔ２が接続
されている。その他の構成は、第１Ａ図と同様である。
えられる。トランジスタ６のゲートには端子Ｔ２が接続
されている。その他の構成は、第１Ａ図と同様である。
出力端子Ｔ３からの出力レベルが１−０と変化するとき
は、インバータバッファＩＶＩＡ。
は、インバータバッファＩＶＩＡ。
ＩＶ２への入力信号ｄはハイ→ロウとなり、出力信号ｉ
はロウ→ハイとなる。この結果、トランジスタＩＩＡ、
１．２はそれぞれオフ、オンし、トランジスタ４Ａ、５
はそれぞれオン、オフする。さらに、トランジスタ３Ａ
、６は共にオフしている。
はロウ→ハイとなる。この結果、トランジスタＩＩＡ、
１．２はそれぞれオフ、オンし、トランジスタ４Ａ、５
はそれぞれオン、オフする。さらに、トランジスタ３Ａ
、６は共にオフしている。
トランジスター２のオンにより糸Ｉ に負荷容量１１０
から放電電流Ｉｄが流れる。これにより、端子Ｔ６にノ
イズが発生する。このノイズは容量５４を介して端子Ｔ
５に伝わる。これにより、端子Ｔ５の電位が、端子Ｔ１
のそれよりも相対的に上昇した場合を考える。これによ
って、端子Ｔ１の電位が端子Ｔ５のそれよりも相対的に
トランジ５ ６ スタ３Ａのしきい値よりも低下すると、そのトランジス
タ３Ａがオンされる。これにより、端子Ｔ５側の電荷が
トランジスタ３Ａ、４Ａを介してインバータバッファＩ
ＶＩＡの出力側に充電電流として流入する。これにより
、インバータバッファＩＶＩＡの出力側の電位ｉ（レベ
ル１）は、前記ノイズ発生にも拘わらず、レベル１を維
続する。
から放電電流Ｉｄが流れる。これにより、端子Ｔ６にノ
イズが発生する。このノイズは容量５４を介して端子Ｔ
５に伝わる。これにより、端子Ｔ５の電位が、端子Ｔ１
のそれよりも相対的に上昇した場合を考える。これによ
って、端子Ｔ１の電位が端子Ｔ５のそれよりも相対的に
トランジ５ ６ スタ３Ａのしきい値よりも低下すると、そのトランジス
タ３Ａがオンされる。これにより、端子Ｔ５側の電荷が
トランジスタ３Ａ、４Ａを介してインバータバッファＩ
ＶＩＡの出力側に充電電流として流入する。これにより
、インバータバッファＩＶＩＡの出力側の電位ｉ（レベ
ル１）は、前記ノイズ発生にも拘わらず、レベル１を維
続する。
これにより、トランジスタＩＩＡの誤導通か防止される
。
。
この］→０リード時に、端子Ｔ５の電位が、前記ノイズ
によって低下した場合には、トランジスタ１１Ａのオフ
状態が維持され、特に問題はない。
によって低下した場合には、トランジスタ１１Ａのオフ
状態が維持され、特に問題はない。
同時に、データ出力端子Ｔ３からの出力レベルの０→１
の変化時において、前記ノイズによって端子Ｔ６の電位
力吐昇した場合にはトランジスタ１２のオフ状態は維持
され、特に問題はなく、また、低下時には、トランジス
タ６がオンし、トランジスタ５，６を介してインバータ
バッファＩＶ２の出力伸１（トランジスタ１２のゲート
）の電荷は端子Ｔ６に放電され、トランジスタ１２のオ
フ状態は維持される。
の変化時において、前記ノイズによって端子Ｔ６の電位
力吐昇した場合にはトランジスタ１２のオフ状態は維持
され、特に問題はなく、また、低下時には、トランジス
タ６がオンし、トランジスタ５，６を介してインバータ
バッファＩＶ２の出力伸１（トランジスタ１２のゲート
）の電荷は端子Ｔ６に放電され、トランジスタ１２のオ
フ状態は維持される。
以上述べたように、本発明の実施例によれば、電源ピン
を複数組準備して出力バッファ部とその他の内部回路の
電源を分離した場合の、内部回路と出力バッファ部の電
源を分離したことに起因するミスマツチングを解消し、
ノイズによるアクセス時間の遅れや誤動作を防止するこ
とができる。
を複数組準備して出力バッファ部とその他の内部回路の
電源を分離した場合の、内部回路と出力バッファ部の電
源を分離したことに起因するミスマツチングを解消し、
ノイズによるアクセス時間の遅れや誤動作を防止するこ
とができる。
本発明によれば、内部回路と出力バッファ部との電源を
別々にした半導体装置においても、出力バッファ部から
の出力のレベルが変化した際に、その変化後の出力を適
正に維持して、正しい動作を行うことができる。
別々にした半導体装置においても、出力バッファ部から
の出力のレベルが変化した際に、その変化後の出力を適
正に維持して、正しい動作を行うことができる。
第１図は本発明のそれぞれ異なる実施例の回路図、第２
図は第１の従来例の０レベル出力時の回路図、第３図は
第２図の回路の０レベル出力時の動作波形図、第４図は
第１の従来例のルベル出力時の回路図、第５図は第４図
の回路のルベル出力時の動作波形図、第６図は第２の従
来例の回路図である。 １１．１２・・・出力トランジスタ、１３，１４゜１５
．４６．４７・・・集積回路外部寄生抵抗、１６゜１７
．１８，５１．５２・・・集積回路外部寄生インダクタ
ンス、１１１・・・直流電源、１１０・・・負荷容量、
１９．５４・・・集積回路内部端子間容量、Ｔ１・・・
電源電圧端子、Ｔ ・・・接地電圧端子、Ｔ３・・・デ
−タ出力端子、Ｔ ・・・アドレス入力端子、Ｔ５・・
出力バッファトランジスタ用ｖＤＤ端子、Ｔ６・・・出
カバッファトランジスタ用ｖｓｓ端子。
図は第１の従来例の０レベル出力時の回路図、第３図は
第２図の回路の０レベル出力時の動作波形図、第４図は
第１の従来例のルベル出力時の回路図、第５図は第４図
の回路のルベル出力時の動作波形図、第６図は第２の従
来例の回路図である。 １１．１２・・・出力トランジスタ、１３，１４゜１５
．４６．４７・・・集積回路外部寄生抵抗、１６゜１７
．１８，５１．５２・・・集積回路外部寄生インダクタ
ンス、１１１・・・直流電源、１１０・・・負荷容量、
１９．５４・・・集積回路内部端子間容量、Ｔ１・・・
電源電圧端子、Ｔ ・・・接地電圧端子、Ｔ３・・・デ
−タ出力端子、Ｔ ・・・アドレス入力端子、Ｔ５・・
出力バッファトランジスタ用ｖＤＤ端子、Ｔ６・・・出
カバッファトランジスタ用ｖｓｓ端子。
Claims (1)
- 【特許請求の範囲】 １、第１電源端子から電力供給される内部回路と第２電
源端子から電力供給される出力バッファ部とを有し、前
記内部回路の出力端から出力される出力駆動信号がロウ
レベルであるかハイレベルであるかに応じて、前記出力
バッファ部のゲートを開閉して、その開閉に応じたロウ
レベル又はハイレベルの出力信号を外部出力端から外部
に出力するようにした半導体装置において、 前記外部出力端から出力される出力信号のロウレベルと
ハイレベルとの間でのレベル変化に伴って前記第２電源
端子側電位が前記第１電源端子側電位に対して相対的に
変化したときに、前記内部回路の前記出力端を前記第２
電源端子及び前記外部出力端のいずれか一方に接続して
、前記出力バッファ部から見た前記出力駆動信号のレベ
ル変化を抑制するレベル変化抑制回路を備える ことを特徴とする半導体装置。 ２、前記第２電源端子は高圧側第２電源端子と低圧側第
２電源端子を有し、 前記内部回路の前記出力端は同一レベルの２つの出力駆
動信号の組と相補レベルの２つの出力駆動信号の組のい
ずれか一方の組の２つの信号をそれぞれ１つずつ出力す
る第１出力端と第２出力端を有し、 前記出力バッファ部は、前記高圧側及び低圧側第２電源
端子間に直列に接続された第１スイッチング素子と第２
スイッチング素子を有し、その第１スイッチング素子の
制御端子には前記第１の出力端が接続され、前記第２ス
イッチング素子の制御端子には前記第２出力端が接続さ
れ、前記第１及び第２スイッチング素子は前記第１及び
第２出力端からの出力駆動信号によって一方がオンし、
他方がオフするものとして構成され、 前記レベル変化抑制回路は、前記第１及び第２出力端の
うちの、前記出力駆動信号として前記第１及び第２スイ
ッチング素子のいずれかをオフさせるオフ信号を出力し
ているものを、前記第２電源端子及び前記外部出力端の
いずれか一方に接続して、前記出力バッファ部からみた
前記オフ信号のレベルを維持させるものである 請求項１記載の半導体装置。 ３、前記第１及び第２出力端は互いに相補レベルの出力
駆動信号を出力するものとして構成され、 前記第１及び第２スイッチング素子は共にＮチャンネル
トランジスタであり、 前記レベル変化抑制回路は、前記低圧側第２電源端子側
電位が前記第１電源側電位に対して相対的に低下したと
きに、前記第１及び第２出力端のうち、前記出力駆動信
号としてロウレベル信号を出力しているものを、前記出
力バッファ部の前記低圧側第２電源端子に導通させるも
のである請求項２記載の半導体装置。 ４、前記第１及び第２出力端は互いに相補レベルの出力
駆動信号を出力するものとして構成され、 前記第１及び第２スイッチング素子は共にＮチャンネル
トランジスタであり、 前記レベル変化抑制回路は、前記低圧側第２電源端子側
電位が前記低圧側第１電源側電位に対して相対的に低下
したときに、出力駆動信号としてロウレベル信号を出力
しているものが前記第１出力端であるときにはその第１
出力端を前記出力バッファ部の前記外部出力端に導通さ
せ、前記第２出力端であるときにはその第２出力端を前
記出力バッファ部の前記低圧側第２電源端子に導通させ
るものである 請求項２記載の半導体装置。 ５、前記第１及び第２出力端は共に同一レベルの出力駆
動信号を出力するものとして構成され、前記第１スイッ
チング素子はＰチャンネルトランジスタであり、前記第
２スイッチング素子はＮチャンネルトランジスタであり
、 前記レベル変化抑制回路は、前記高圧側第２電源端子側
電位が前記高圧側第１電源側電位に対して相対的に上昇
したときに、前記第１出力端が前記出力駆動信号として
ハイレベル信号を出力しているときには、その第１出力
端を前記出力バッファ部の前記高圧側第２電源端子に導
通させ、前記低圧側第２電源端子側電位が前記低圧側第
１電源側電位に対して相対的に低下したときに、前記第
２出力端が前記出力駆動信号としてロウレベル信号を出
力しているときには、その第２出力端を前記出力バッフ
ァ部の前記低圧側第２電源端子に導通させるものである 請求項第２記載の半導体装置。
Priority Applications (3)
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|---|---|---|---|
| JP1272637A JPH0646514B2 (ja) | 1989-10-19 | 1989-10-19 | 半導体装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272637A JPH0646514B2 (ja) | 1989-10-19 | 1989-10-19 | 半導体装置 |
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|---|---|
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| JPH0646514B2 JPH0646514B2 (ja) | 1994-06-15 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Family Cites Families (1)
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