JPH0646514B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0646514B2 JPH0646514B2 JP1272637A JP27263789A JPH0646514B2 JP H0646514 B2 JPH0646514 B2 JP H0646514B2 JP 1272637 A JP1272637 A JP 1272637A JP 27263789 A JP27263789 A JP 27263789A JP H0646514 B2 JPH0646514 B2 JP H0646514B2
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- Power Engineering (AREA)
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に関し、特に複数組の電源ピンを
有する半導体ＭＯＳメモリに適用して好適な半導体装置
に関する。
有する半導体ＭＯＳメモリに適用して好適な半導体装置
に関する。
（従来の技術） 第２図は、従来の半導体装置の回路図であり、特に半導
体チップに一組の電源ピンからそれぞれ電源電圧と接地
電圧とが与えられるＭＯＳメモリのデータ出力回路部分
を例示するものである。図中、破線で囲んだ部分が半導
体メモリチップ内部に構成される内部回路Ａを示してお
り、電源電圧端子Ｔ１，Ｔ２に電源電圧が供給される。
また、メモリのアドレスはアドレス入力端子Ｔ４から入
力される。出力データはデータ出力端子Ｔ３から出力さ
れる。データ出力端子Ｔ３が１レベルを出力するかある
いは０レベルを出力するかは、半導体チップの内部の出
力トランジスタ（例えば、Ｎチャンネルトランジスタ）
１１，１２のゲートにそれぞれ加えられる出力駆動デー
タ信号ｄ，のレベルがそれぞれ１（ハイ）か０（ロ
ウ）かによって決められる。即ち、トランジスタ１１
は、出力駆動データ信号ｄを１レベルとすることによっ
て導通し、データ出力端子Ｔ３を１レベルとする。一
方、出力トランジスタ１２は、出力駆動データ信号を
１レベルとすることによって導通し、データ出力端子Ｔ
３を０レベルとする。
体チップに一組の電源ピンからそれぞれ電源電圧と接地
電圧とが与えられるＭＯＳメモリのデータ出力回路部分
を例示するものである。図中、破線で囲んだ部分が半導
体メモリチップ内部に構成される内部回路Ａを示してお
り、電源電圧端子Ｔ１，Ｔ２に電源電圧が供給される。
また、メモリのアドレスはアドレス入力端子Ｔ４から入
力される。出力データはデータ出力端子Ｔ３から出力さ
れる。データ出力端子Ｔ３が１レベルを出力するかある
いは０レベルを出力するかは、半導体チップの内部の出
力トランジスタ（例えば、Ｎチャンネルトランジスタ）
１１，１２のゲートにそれぞれ加えられる出力駆動デー
タ信号ｄ，のレベルがそれぞれ１（ハイ）か０（ロ
ウ）かによって決められる。即ち、トランジスタ１１
は、出力駆動データ信号ｄを１レベルとすることによっ
て導通し、データ出力端子Ｔ３を１レベルとする。一
方、出力トランジスタ１２は、出力駆動データ信号を
１レベルとすることによって導通し、データ出力端子Ｔ
３を０レベルとする。
この半導体チップの外部においては、パッケージや外部
配線等に起因する各種の寄生素子が存在する。つまり、
電源電圧端子Ｔ１側には、集積回路外部寄生抵抗１３及
び集積回路外部寄生インダクタンス１６が存在する。一
方、接地電圧端子Ｔ２側には、集積回路外部寄生抵抗１
４及び集積回路外部寄生インダクタンス１７が存在す
る。さらに、データ出力端子Ｔ３側には、集積回路外部
寄生インダクタンス１８、集積回路外部寄生抵抗１５及
び負荷容量１１０が存在する。また、この半導体チップ
内部にも、電源電圧端子Ｔ１と接地電圧端子Ｔ２間に集
積回路内部端子間容量１９が存在する。一方、電源電圧
端子Ｔ１と接地電圧端子Ｔ２とに電源を供給する直流電
源１１１がそれらの端子Ｔ１，Ｔ２間に接続されてい
る。
配線等に起因する各種の寄生素子が存在する。つまり、
電源電圧端子Ｔ１側には、集積回路外部寄生抵抗１３及
び集積回路外部寄生インダクタンス１６が存在する。一
方、接地電圧端子Ｔ２側には、集積回路外部寄生抵抗１
４及び集積回路外部寄生インダクタンス１７が存在す
る。さらに、データ出力端子Ｔ３側には、集積回路外部
寄生インダクタンス１８、集積回路外部寄生抵抗１５及
び負荷容量１１０が存在する。また、この半導体チップ
内部にも、電源電圧端子Ｔ１と接地電圧端子Ｔ２間に集
積回路内部端子間容量１９が存在する。一方、電源電圧
端子Ｔ１と接地電圧端子Ｔ２とに電源を供給する直流電
源１１１がそれらの端子Ｔ１，Ｔ２間に接続されてい
る。
以上のような構成において、データ出力端子Ｔ３の出力
レベルが１→０に変化する場合について説明する。この
場合には、出力駆動データ信号のレベルがロウ→ハイ
と変化して、出力トランジスタ１２を導通させる。その
トランジスタ１２の導通によって、負荷容量１１０の電
荷が、データ出力端子Ｔ３から出力トランジスタ１２を
通る系Ｉを通じて放電される。ところが、この放電に伴
う放電電流Ｉｄと、この系Ｉに寄生する抵抗１４，１
５、インダクタンス１７，１８の存在とにより、接地電
圧端子Ｔ２にノイズが生じる。一方、半導体チップ内部
の容量１９を通って系IIにも電流が流れる。その結果電
源電圧端子Ｔ１にもノイズを生じる。
レベルが１→０に変化する場合について説明する。この
場合には、出力駆動データ信号のレベルがロウ→ハイ
と変化して、出力トランジスタ１２を導通させる。その
トランジスタ１２の導通によって、負荷容量１１０の電
荷が、データ出力端子Ｔ３から出力トランジスタ１２を
通る系Ｉを通じて放電される。ところが、この放電に伴
う放電電流Ｉｄと、この系Ｉに寄生する抵抗１４，１
５、インダクタンス１７，１８の存在とにより、接地電
圧端子Ｔ２にノイズが生じる。一方、半導体チップ内部
の容量１９を通って系IIにも電流が流れる。その結果電
源電圧端子Ｔ１にもノイズを生じる。
この一連の動作における電源電圧端子Ｔ１、接地電圧端
子Ｔ２、データ出力端子Ｔ３の電圧の変化状態を第３図
の波形図に示す。この第３図から、出力端子Ｔ３の１→
０へのレベル変化に伴って、端子Ｔ１，Ｔ２にノイズが
生じるのがわかる。
子Ｔ２、データ出力端子Ｔ３の電圧の変化状態を第３図
の波形図に示す。この第３図から、出力端子Ｔ３の１→
０へのレベル変化に伴って、端子Ｔ１，Ｔ２にノイズが
生じるのがわかる。
次に、データ出力端子Ｔ３の出力レベルが１→０レベル
に変化する場合について説明する。この場合には、出力
駆動データ信号ｄがロウ→ハイと変化して、出力トラン
ジスタ１１を導通させる。このトランジスタ１１の導通
によって、第４図に示すように、負荷容量１１０の電荷
が、出力トランジスタ１１及びデータ出力端子Ｔ３を通
る系IIIを通じて充電される。ところが、この充電に伴
う充電電流Ｉｃと、この系IIIに寄生する抵抗１３，１
５、インダクタンス１６，１８の存在により、電源電圧
端子Ｔ１にはノイズが生じる。一方、半導体チップ内部
の容量１９を介して系IVにも電流が流れることになり、
その結果接地電圧端子Ｔ２にもノイズを生じる。
に変化する場合について説明する。この場合には、出力
駆動データ信号ｄがロウ→ハイと変化して、出力トラン
ジスタ１１を導通させる。このトランジスタ１１の導通
によって、第４図に示すように、負荷容量１１０の電荷
が、出力トランジスタ１１及びデータ出力端子Ｔ３を通
る系IIIを通じて充電される。ところが、この充電に伴
う充電電流Ｉｃと、この系IIIに寄生する抵抗１３，１
５、インダクタンス１６，１８の存在により、電源電圧
端子Ｔ１にはノイズが生じる。一方、半導体チップ内部
の容量１９を介して系IVにも電流が流れることになり、
その結果接地電圧端子Ｔ２にもノイズを生じる。
この一連の動作における電源電圧端子Ｔ１、接地電圧端
子Ｔ２、データ出力端子Ｔ３の状態を第５図の波形図に
示す。つまり、端子Ｔ３からの出力レベルが０→１と変
化するときにも、第５図からわかるように、端子Ｔ１，
Ｔ２にノイズが生じる。
子Ｔ２、データ出力端子Ｔ３の状態を第５図の波形図に
示す。つまり、端子Ｔ３からの出力レベルが０→１と変
化するときにも、第５図からわかるように、端子Ｔ１，
Ｔ２にノイズが生じる。
以上のように、０レベルから１レベルへ、また１レベル
から０レベルへのデータ出力端子Ｔ３のレベル変化に伴
って、負荷容量１１０に充放電電流が流れて、電源電圧
端子Ｔ１や接地電圧端子Ｔ２にノイズが発生する。これ
らのノイズは、複数のデータ出力端子を有する半導体メ
モリチップにおけるすべてのデータ出力端子が一斉に０
レベルから１レベルへ、または１レベルから０レベルへ
変化するような場合に、特に著しい。そして、電源電圧
端子Ｔ１、接地電圧端子Ｔ２に発生するこのようなノイ
ズによって、アドレス入力端子Ｔ４に相対的にノイズを
生じることになる。これによって、誤動作を発生した
り、データの出力遅延を発生したりしてしまう。
から０レベルへのデータ出力端子Ｔ３のレベル変化に伴
って、負荷容量１１０に充放電電流が流れて、電源電圧
端子Ｔ１や接地電圧端子Ｔ２にノイズが発生する。これ
らのノイズは、複数のデータ出力端子を有する半導体メ
モリチップにおけるすべてのデータ出力端子が一斉に０
レベルから１レベルへ、または１レベルから０レベルへ
変化するような場合に、特に著しい。そして、電源電圧
端子Ｔ１、接地電圧端子Ｔ２に発生するこのようなノイ
ズによって、アドレス入力端子Ｔ４に相対的にノイズを
生じることになる。これによって、誤動作を発生した
り、データの出力遅延を発生したりしてしまう。
以上のような問題を解決する一つの手段として、半導体
チップ内部において、出力バッファ部とそれ以外の内部
回路とに、それぞれ別の電源ピンから電力供給するよう
にしたものがある。
チップ内部において、出力バッファ部とそれ以外の内部
回路とに、それぞれ別の電源ピンから電力供給するよう
にしたものがある。
第６図は、かかる半導体装置を例示する回路ブロック図
である。同図にも示すように、一点鎖線で囲んで示した
半導体チップＢに、電源電圧端子Ｔ１、接地電圧端子Ｔ
２の他に、出力バッファトランジスタ用ＶDD端子Ｔ５と
ＶSS端子Ｔ６とを設けている。出力トランジスタ１１，
１２には、ＶDD端子Ｔ５、ＶSS端子Ｔ６から独立的に電
源を供給している。点線で囲まれる内部回路Ａには、端
子Ｔ１，Ｔ２から電力を供給する。
である。同図にも示すように、一点鎖線で囲んで示した
半導体チップＢに、電源電圧端子Ｔ１、接地電圧端子Ｔ
２の他に、出力バッファトランジスタ用ＶDD端子Ｔ５と
ＶSS端子Ｔ６とを設けている。出力トランジスタ１１，
１２には、ＶDD端子Ｔ５、ＶSS端子Ｔ６から独立的に電
源を供給している。点線で囲まれる内部回路Ａには、端
子Ｔ１，Ｔ２から電力を供給する。
内部回路Ａにおいては、アドレス入力端子Ｔ４からのア
ドレスデータに基づいて、インバータバッファIV１から
出力駆動データ信号ｄが出力され、且つインバータバッ
ファIV２から出力駆動データ信号が出力される。ＶDD
端子Ｔ５とＶSS端子Ｔ６との間には集積回路内部端子間
容量５４が寄生している。ＶDD端子Ｔ５と直流電源１１
１の間には、集積回路外部寄生インダクタンス５１と集
積回路外部寄生抵抗４６が存在する。ＶSS端子Ｔ６と直
流電源１１１との間には、集積回路外部寄生抵抗４７と
集積回路外部寄生インダクタンス５２が存在する。第６
図において、第２図及び第４図と同等の構成要素には、
第２図及び第４図と同一の符号を付している。
ドレスデータに基づいて、インバータバッファIV１から
出力駆動データ信号ｄが出力され、且つインバータバッ
ファIV２から出力駆動データ信号が出力される。ＶDD
端子Ｔ５とＶSS端子Ｔ６との間には集積回路内部端子間
容量５４が寄生している。ＶDD端子Ｔ５と直流電源１１
１の間には、集積回路外部寄生インダクタンス５１と集
積回路外部寄生抵抗４６が存在する。ＶSS端子Ｔ６と直
流電源１１１との間には、集積回路外部寄生抵抗４７と
集積回路外部寄生インダクタンス５２が存在する。第６
図において、第２図及び第４図と同等の構成要素には、
第２図及び第４図と同一の符号を付している。
かかる構成において、データ出力端子Ｔ３の出力レベル
の１→０の変化は、出力駆動データ信号によって出力
トランジスタ１２が導通することによって生じる。この
場合、負荷容量１１０中の電荷の放電電流Ｉｄは、デー
タ出力端子Ｔ３から出力トランジスタ１２を通じてＶSS
端子Ｔ６に至る系Ｉａに流れる。ただし、この電流Ｉｄ
は、端子Ｔ１，Ｔ２には流れない。このため、それらの
端子Ｔ１，Ｔ２にはノイズは生じない。
の１→０の変化は、出力駆動データ信号によって出力
トランジスタ１２が導通することによって生じる。この
場合、負荷容量１１０中の電荷の放電電流Ｉｄは、デー
タ出力端子Ｔ３から出力トランジスタ１２を通じてＶSS
端子Ｔ６に至る系Ｉａに流れる。ただし、この電流Ｉｄ
は、端子Ｔ１，Ｔ２には流れない。このため、それらの
端子Ｔ１，Ｔ２にはノイズは生じない。
一方、データ出力端子Ｔ３の出力レベルの０→１の変化
は、出力駆動データ信号ｄによって出力トランジスタ１
１がオンすることによって生じる。この場合、負荷容量
１１０の充電電流Ｉｃは、ＶDD端子Ｔ５から出力トラン
ジスタ１１を通じてデータ出力端子Ｔ３に至る系IIIａ
に流れる。ただし、充電電流Ｉｃは、端子Ｔ１，Ｔ２に
は流れない。このため、端子Ｔ１，Ｔ２にはノイズは生
じない。
は、出力駆動データ信号ｄによって出力トランジスタ１
１がオンすることによって生じる。この場合、負荷容量
１１０の充電電流Ｉｃは、ＶDD端子Ｔ５から出力トラン
ジスタ１１を通じてデータ出力端子Ｔ３に至る系IIIａ
に流れる。ただし、充電電流Ｉｃは、端子Ｔ１，Ｔ２に
は流れない。このため、端子Ｔ１，Ｔ２にはノイズは生
じない。
したがって、第６図の構成によれば、内部回路Ａにアド
レス信号を与えるアドレス入力端子Ｔ４に相対的にノイ
ズが載るのを防止することができる。
レス信号を与えるアドレス入力端子Ｔ４に相対的にノイ
ズが載るのを防止することができる。
（発明が解決しようとする課題） 第６図のように構成された半導体集積回路装置において
は、例えばデータ出力端子Ｔ３から１レベルが出力され
る場合には、出力トランジスタ１１が導通している。出
力トランジスタ１１の導通に伴い、系IIIａに電流が流
れる。この電流によってＶDD端子Ｔ５にノイズが載る。
それによってＶDD端子Ｔ５電位が低下し、容量５４を介
して電流が流れてＶSS端子Ｔ６にも同様のノイズが載
る。それにより、この端子Ｔ６の電位が低下する。この
場合、ＶSS端子Ｔ６から見た出力駆動データ信号の電
位が、実際にはロウレベルであるにも関わらずハイレベ
ルとなる可能性がある。これによって、出力トランジス
タ１２が誤って導通してしまうこともある。このような
誤動作によって、データ出力端子Ｔ３から出力される出
力データの遅れを招いたり、誤ったデータが出力された
りする。
は、例えばデータ出力端子Ｔ３から１レベルが出力され
る場合には、出力トランジスタ１１が導通している。出
力トランジスタ１１の導通に伴い、系IIIａに電流が流
れる。この電流によってＶDD端子Ｔ５にノイズが載る。
それによってＶDD端子Ｔ５電位が低下し、容量５４を介
して電流が流れてＶSS端子Ｔ６にも同様のノイズが載
る。それにより、この端子Ｔ６の電位が低下する。この
場合、ＶSS端子Ｔ６から見た出力駆動データ信号の電
位が、実際にはロウレベルであるにも関わらずハイレベ
ルとなる可能性がある。これによって、出力トランジス
タ１２が誤って導通してしまうこともある。このような
誤動作によって、データ出力端子Ｔ３から出力される出
力データの遅れを招いたり、誤ったデータが出力された
りする。
本発明は、上記に鑑みてなされたもので、その目的は、
出力信号のレベル変化時における誤動作を確実に防止す
ることのできる半導体装置を提供することにある。
出力信号のレベル変化時における誤動作を確実に防止す
ることのできる半導体装置を提供することにある。
（課題を解決するための手段） 本発明の第１の半導体装置は、 第１電源端子から電力供給される内部回路と第２電源端
子から電力供給される出力バッファ部とを有し、前記内
部回路の出力端から出力される出力駆動信号がロウレベ
ルであるかハイレベルであるかに応じて、前記出力バッ
ファ部のゲートを開閉して、その開閉に応じたロウレベ
ル又はハイレベルの出力信号を外部出力端から外部に出
力するようにした半導体装置において、 前記外部出力端から出力される出力信号のロウレベルと
ハイレベルとの間でのレベル変化に伴って前記第２電源
端子側電位が前記第１電源端子側電位に対して相対的に
変化したときに、前記内部回路の前記出力端を前記第２
電源端子及び前記外部出力端のいずれか一方に接続し
て、前記出力バッファ部から見た前記出力駆動信号のレ
ベル変化を抑制するレベル変化抑制回路を備えるものと
して構成される。
子から電力供給される出力バッファ部とを有し、前記内
部回路の出力端から出力される出力駆動信号がロウレベ
ルであるかハイレベルであるかに応じて、前記出力バッ
ファ部のゲートを開閉して、その開閉に応じたロウレベ
ル又はハイレベルの出力信号を外部出力端から外部に出
力するようにした半導体装置において、 前記外部出力端から出力される出力信号のロウレベルと
ハイレベルとの間でのレベル変化に伴って前記第２電源
端子側電位が前記第１電源端子側電位に対して相対的に
変化したときに、前記内部回路の前記出力端を前記第２
電源端子及び前記外部出力端のいずれか一方に接続し
て、前記出力バッファ部から見た前記出力駆動信号のレ
ベル変化を抑制するレベル変化抑制回路を備えるものと
して構成される。
本発明の第２の半導体装置は、前記第１の半導体装置に
おいて、 前記第２電源端子は高圧側第２電源端子と低圧側第２電
源端子を有し、 前記内部回路の前記出力端は同一レベルの２つの出力駆
動信号の組と相補レベルの２つの出力駆動信号の組のい
ずれか一方の組の２つの信号をそれぞれ１つずつ出力す
る第１出力端と第２出力端を有し、 前記出力バッファ部は、前記高圧側及び低圧側第２電源
端子間に直列に接続された第１スイッチング素子と第２
スイッチング素子を有し、その第１スイッチング素子の
制御端子には前記第１の出力端が接続され、前記第２ス
イッチング素子の制御端子には前記第２出力端が接続さ
れ、前記第１及び第２スイッチング素子は前記第１及び
第２出力端からの出力駆動信号によって一方がオンし、
他方がオフするものとして構成され、 前記レベル変化抑制回路は、前記第１及び第２出力端の
うちの、前記出力駆動信号として前記第１及び第２スイ
ッチング素子のいずれかをオフさせるオフ信号を出力し
ているものを、前記第２電源端子及び前記外部出力端の
いずれか一方に接続して、前記出力バッファ部からみた
前記オフ信号のレベルを維持させるものである ものとして構成される。
おいて、 前記第２電源端子は高圧側第２電源端子と低圧側第２電
源端子を有し、 前記内部回路の前記出力端は同一レベルの２つの出力駆
動信号の組と相補レベルの２つの出力駆動信号の組のい
ずれか一方の組の２つの信号をそれぞれ１つずつ出力す
る第１出力端と第２出力端を有し、 前記出力バッファ部は、前記高圧側及び低圧側第２電源
端子間に直列に接続された第１スイッチング素子と第２
スイッチング素子を有し、その第１スイッチング素子の
制御端子には前記第１の出力端が接続され、前記第２ス
イッチング素子の制御端子には前記第２出力端が接続さ
れ、前記第１及び第２スイッチング素子は前記第１及び
第２出力端からの出力駆動信号によって一方がオンし、
他方がオフするものとして構成され、 前記レベル変化抑制回路は、前記第１及び第２出力端の
うちの、前記出力駆動信号として前記第１及び第２スイ
ッチング素子のいずれかをオフさせるオフ信号を出力し
ているものを、前記第２電源端子及び前記外部出力端の
いずれか一方に接続して、前記出力バッファ部からみた
前記オフ信号のレベルを維持させるものである ものとして構成される。
本発明の第３の半導体装置は、前記第２の半導体装置に
おいて、 前記第１及び第２出力端は互いに相補レベルの出力駆動
信号を出力するものとして構成され、 前記第１及び第２スイッチング素子は共にＮチャンネル
トランジスタであり、 前記レベル変化抑制回路は、前記低圧側第２電源端子側
電位が前記第１電源側電位に対して相対的に低下したと
きに、前記第１及び第２出力端のうち、前記出力駆動信
号としてロウレベル信号を出力しているものを、前記出
力バッファ部の前記低圧側第２電源端子に導通させるも
のであるものとして構成される。
おいて、 前記第１及び第２出力端は互いに相補レベルの出力駆動
信号を出力するものとして構成され、 前記第１及び第２スイッチング素子は共にＮチャンネル
トランジスタであり、 前記レベル変化抑制回路は、前記低圧側第２電源端子側
電位が前記第１電源側電位に対して相対的に低下したと
きに、前記第１及び第２出力端のうち、前記出力駆動信
号としてロウレベル信号を出力しているものを、前記出
力バッファ部の前記低圧側第２電源端子に導通させるも
のであるものとして構成される。
本発明の第４の半導体装置は、前記第２の半導体装置に
おいて、 前記第１及び第２出力端は互いに相補レベルの出力駆動
信号を出力するものとして構成され、 前記第１及び第２スイッチング素子は共にＮチャンネル
トランジスタであり、 前記レベル変化抑制回路は、前記低圧側第２電源端子側
電位が前記低圧側第１電源側電位に対して相対的に低下
したときに、出力駆動信号としてロウレベル信号を出力
しているものが前記第１出力端であるときにはその第１
出力端を前記出力バッファ部の前記外部出力端に導通さ
せ、前記第２出力端であるときにはその第２出力端を前
記出力バッファ部の前記低圧側第２電源端子に導通させ
るものであるものとして構成される。
おいて、 前記第１及び第２出力端は互いに相補レベルの出力駆動
信号を出力するものとして構成され、 前記第１及び第２スイッチング素子は共にＮチャンネル
トランジスタであり、 前記レベル変化抑制回路は、前記低圧側第２電源端子側
電位が前記低圧側第１電源側電位に対して相対的に低下
したときに、出力駆動信号としてロウレベル信号を出力
しているものが前記第１出力端であるときにはその第１
出力端を前記出力バッファ部の前記外部出力端に導通さ
せ、前記第２出力端であるときにはその第２出力端を前
記出力バッファ部の前記低圧側第２電源端子に導通させ
るものであるものとして構成される。
本発明の第５の半導体装置は、前記第２の半導体装置に
おいて、 前記第１及び第２出力端は共に同一レベルの出力駆動信
号を出力するものとして構成され、 前記第１スイッチング素子はＰチャンネルトランジスタ
であり、前記第２スイッチング素子はＮチャンネルトラ
ンジスタであり、 前記レベル変化抑制回路は、前記高圧側第２電源端子側
電位が前記高圧側第１電源側電位に対して相対的に上昇
したときに、前記第１出力端が前記出力駆動信号として
ハイレベル信号を出力しているときには、その第１出力
端を前記出力バッファ部の前記高圧側第２電源端子に導
通させ、前記低圧側第２電源端子側電位が前記低圧側第
１電源側電位に対して相対的に低下したときに、前記第
２出力端が前記出力駆動信号としてロウレベル信号を出
力しているときには、その第２出力端を前記出力バッフ
ァ部の前記低圧側第２電源端子に導通させるものである
ものとして構成される。
おいて、 前記第１及び第２出力端は共に同一レベルの出力駆動信
号を出力するものとして構成され、 前記第１スイッチング素子はＰチャンネルトランジスタ
であり、前記第２スイッチング素子はＮチャンネルトラ
ンジスタであり、 前記レベル変化抑制回路は、前記高圧側第２電源端子側
電位が前記高圧側第１電源側電位に対して相対的に上昇
したときに、前記第１出力端が前記出力駆動信号として
ハイレベル信号を出力しているときには、その第１出力
端を前記出力バッファ部の前記高圧側第２電源端子に導
通させ、前記低圧側第２電源端子側電位が前記低圧側第
１電源側電位に対して相対的に低下したときに、前記第
２出力端が前記出力駆動信号としてロウレベル信号を出
力しているときには、その第２出力端を前記出力バッフ
ァ部の前記低圧側第２電源端子に導通させるものである
ものとして構成される。
（作 用） 出力バッファ部からの出力信号のレベルが変化するのに
応じて、出力バッファ部の電源電位が内部回路のそれに
対して相対的に変化すると、内部回路の出力端が出力バ
ッファ部に接続される。これにより、出力バッファ部か
らみた、内部回路からの出力駆動信号のレベル変化は抑
制され、出力バッファ部から適正な出力が行われる。
応じて、出力バッファ部の電源電位が内部回路のそれに
対して相対的に変化すると、内部回路の出力端が出力バ
ッファ部に接続される。これにより、出力バッファ部か
らみた、内部回路からの出力駆動信号のレベル変化は抑
制され、出力バッファ部から適正な出力が行われる。
より詳しくは、出力バッファ部が直列接続された２つの
スイッチング素子を有する場合においては、それらのス
イッチング素子のうちのオフしている素子の制御端子
が、前記出力バッファ部の電源電位の変化に伴って、出
力バッファ部の電源又は外部出力端に接続され、オフレ
ベルが維持される。これにより、出力バッファ部は誤動
作することなく、出力が継続的に適正に行われる。
スイッチング素子を有する場合においては、それらのス
イッチング素子のうちのオフしている素子の制御端子
が、前記出力バッファ部の電源電位の変化に伴って、出
力バッファ部の電源又は外部出力端に接続され、オフレ
ベルが維持される。これにより、出力バッファ部は誤動
作することなく、出力が継続的に適正に行われる。
（実施例） 以下、図面を参照しながら本発明の実施例を説明する。
第１Ａ図は本発明の第１実施例の回路図である。第１Ａ
図において第６図と同等の構成要素には、第６図と同一
の符号を付している。第１Ａ図に示すように、インバー
タバッファIV１の出力端は、Ｎチャンネルトランジスタ
３，４を通じてＶSS端子Ｔ６に接続され、且つＮチャン
ネルトランジスタ５のゲートに接続されている。また、
インバータバッファIV２の出力端は、Ｎチャンネルトラ
ンジスタ５，６を通じてＶSS端子Ｔ６に接続され、且つ
Ｎチャンネルトランジスタ３のゲートに接続されてい
る。Ｎチャンネルトランジスタ４，６のゲートは接地電
圧端子Ｔ２に接続されている。その他の構成は第６図と
同様である。
図において第６図と同等の構成要素には、第６図と同一
の符号を付している。第１Ａ図に示すように、インバー
タバッファIV１の出力端は、Ｎチャンネルトランジスタ
３，４を通じてＶSS端子Ｔ６に接続され、且つＮチャン
ネルトランジスタ５のゲートに接続されている。また、
インバータバッファIV２の出力端は、Ｎチャンネルトラ
ンジスタ５，６を通じてＶSS端子Ｔ６に接続され、且つ
Ｎチャンネルトランジスタ３のゲートに接続されてい
る。Ｎチャンネルトランジスタ４，６のゲートは接地電
圧端子Ｔ２に接続されている。その他の構成は第６図と
同様である。
以上のような構成において、次にその動作を説明する。
先ず、データ出力端子Ｔ３からの出力レベルが０→１と
変化するときは、インバータバッファIV１からの出力駆
動データ信号ｄのレベルがロウ→ハイとなり、インバー
タバッファIV２からの出力駆動データ信号のレベルが
ハイ→ロウとなる。その結果、出力トランジスタ１１が
導通し、出力トランジスタ１２が非導通となる。これに
より、ＶDD端子Ｔ５から出力トランジスタ１１、データ
出力端子Ｔ３を通る系IIIｂを通して負荷容量１１０に
充電電流Ｉｃが流れる。この場合、この充電電流Ｉｃ
と、系IIIｂに介在する寄生抵抗１５，４６、寄生イン
ダクタンス１８，５１とによってＶDD端子Ｔ５にノイズ
が発生し、さらに容量５４を介してＶSS端子Ｔ６にもノ
イズが載ってしまう。
変化するときは、インバータバッファIV１からの出力駆
動データ信号ｄのレベルがロウ→ハイとなり、インバー
タバッファIV２からの出力駆動データ信号のレベルが
ハイ→ロウとなる。その結果、出力トランジスタ１１が
導通し、出力トランジスタ１２が非導通となる。これに
より、ＶDD端子Ｔ５から出力トランジスタ１１、データ
出力端子Ｔ３を通る系IIIｂを通して負荷容量１１０に
充電電流Ｉｃが流れる。この場合、この充電電流Ｉｃ
と、系IIIｂに介在する寄生抵抗１５，４６、寄生イン
ダクタンス１８，５１とによってＶDD端子Ｔ５にノイズ
が発生し、さらに容量５４を介してＶSS端子Ｔ６にもノ
イズが載ってしまう。
この状態では、先に述べたように、出力駆動データ信号
ｄはハイレベル状態にあり、出力駆動データ信号はロ
ウレベル状態にある。従って、トランジスタ５が導通
し、トランジスタ３，４，６がそれぞれ非導通となる。
ｄはハイレベル状態にあり、出力駆動データ信号はロ
ウレベル状態にある。従って、トランジスタ５が導通
し、トランジスタ３，４，６がそれぞれ非導通となる。
ここで、ノイズによってＶDD端子Ｔ５およびＶSS端子Ｔ
６の電位が下がったとする。これにより、ＶSS端子Ｔ６
から見た接地電圧端子Ｔ２の電位及び出力駆動データ信
号の電位が相対的に上昇する。端子Ｔ２が相対的電位
上昇によりＮチャンネルトランジスタ６の閾値電圧を超
えてしまうと、トランジスタ６が導通状態となる。その
結果、相対的に上昇した出力駆動データ信号の電荷
は、Ｎチャンネルトランジスタ５，６を介してＶSS端子
Ｔ６に放電され、低下してしまう。このため、ＶSS端子
Ｔ６から見た出力駆動データ信号の電位は、Ｎチャン
ネルトランジスタ６の閾値を超えて浮き上がることはな
くなる。ここで、予め出力トランジスタ１２よりもトラ
ンジスタ６の閾値を低く設定しておくことにより、出力
トランジスタ１２が誤って導通する等の不都合を防止す
ることができる。
６の電位が下がったとする。これにより、ＶSS端子Ｔ６
から見た接地電圧端子Ｔ２の電位及び出力駆動データ信
号の電位が相対的に上昇する。端子Ｔ２が相対的電位
上昇によりＮチャンネルトランジスタ６の閾値電圧を超
えてしまうと、トランジスタ６が導通状態となる。その
結果、相対的に上昇した出力駆動データ信号の電荷
は、Ｎチャンネルトランジスタ５，６を介してＶSS端子
Ｔ６に放電され、低下してしまう。このため、ＶSS端子
Ｔ６から見た出力駆動データ信号の電位は、Ｎチャン
ネルトランジスタ６の閾値を超えて浮き上がることはな
くなる。ここで、予め出力トランジスタ１２よりもトラ
ンジスタ６の閾値を低く設定しておくことにより、出力
トランジスタ１２が誤って導通する等の不都合を防止す
ることができる。
また、Ｏ→１リード時に、前記ノイズによって端子
Ｔ５，Ｔ６の電位が上った場合には、トランジスタ１２
のオフ状態は維持され、特に問題はない。
Ｔ５，Ｔ６の電位が上った場合には、トランジスタ１２
のオフ状態は維持され、特に問題はない。
同様に、データ出力端子Ｔ３からの出力レベルの１→０
の変化は、出力駆動データ信号ｄのレベルがハイ→ロウ
となり、出力駆動データ信号のレベルがロウ→ハイと
なったときに生じる。これにより、トランジスタ１１は
オフ、１２はオンし、さらにトランジスタ３はオンし、
４〜６はオフする。負荷容量１１０からの放電電流Ｉｄ
は、データ出力端子Ｔ３から出力トランジスタ１２を通
じてＶSS端子Ｔ６にいたる系Ｉａを流れる。これにより
ＶSS端子Ｔ６、ＶDD端子Ｔ５にノイズが発生する。この
ノイズによってＶSS端子Ｔ６から見た接地電圧端子Ｔ２
の電位がＮチャンネルトランジスタ４の閾値を超える
と、Ｎチャンネルトランジスタ４が導通する。このた
め、出力駆動データ信号ｄの電荷はＮチャンネルトラン
ジスタ３，４を介してＶSS端子Ｔ６に放電される。これ
により、出力駆動データ信号ｄはロウレベルに保たれ、
出力トランジスタ１１は非導通状態を維持する。つま
り、放電用のＮチャンネルトランジスタ４を出力トラン
ジスタ１１の閾値よりも低設定しておくことにより、出
力トランジスタ１１が誤って導通するのを防ぐことがで
きる。また、上記１→０リード時に、端子Ｔ５，Ｔ６の
電位が、前記ノイズによって上ったとする。この場合に
は、トランジスタ１１のオフ状態は維持され、特に問題
はない。
の変化は、出力駆動データ信号ｄのレベルがハイ→ロウ
となり、出力駆動データ信号のレベルがロウ→ハイと
なったときに生じる。これにより、トランジスタ１１は
オフ、１２はオンし、さらにトランジスタ３はオンし、
４〜６はオフする。負荷容量１１０からの放電電流Ｉｄ
は、データ出力端子Ｔ３から出力トランジスタ１２を通
じてＶSS端子Ｔ６にいたる系Ｉａを流れる。これにより
ＶSS端子Ｔ６、ＶDD端子Ｔ５にノイズが発生する。この
ノイズによってＶSS端子Ｔ６から見た接地電圧端子Ｔ２
の電位がＮチャンネルトランジスタ４の閾値を超える
と、Ｎチャンネルトランジスタ４が導通する。このた
め、出力駆動データ信号ｄの電荷はＮチャンネルトラン
ジスタ３，４を介してＶSS端子Ｔ６に放電される。これ
により、出力駆動データ信号ｄはロウレベルに保たれ、
出力トランジスタ１１は非導通状態を維持する。つま
り、放電用のＮチャンネルトランジスタ４を出力トラン
ジスタ１１の閾値よりも低設定しておくことにより、出
力トランジスタ１１が誤って導通するのを防ぐことがで
きる。また、上記１→０リード時に、端子Ｔ５，Ｔ６の
電位が、前記ノイズによって上ったとする。この場合に
は、トランジスタ１１のオフ状態は維持され、特に問題
はない。
第１Ｂ図は本発明の第２実施例の回路図である。第１Ｂ
において、第１Ａ図と同様の構成要素には第１Ａと同一
の符号を付している。第１Ｂ図が第１Ａ図と異なる点
は、トランジスタ４の一端を、端子Ｔ６に代えて、デー
タ出力端子Ｔ３に接続した点にある。その他の構成は第
１Ａ図と同様である。
において、第１Ａ図と同様の構成要素には第１Ａと同一
の符号を付している。第１Ｂ図が第１Ａ図と異なる点
は、トランジスタ４の一端を、端子Ｔ６に代えて、デー
タ出力端子Ｔ３に接続した点にある。その他の構成は第
１Ａ図と同様である。
第１Ｂ図において、データ出力端子Ｔ３からの出力レベ
ルが０→１と変化するときは第１Ａ図と同様の動作をす
る。
ルが０→１と変化するときは第１Ａ図と同様の動作をす
る。
また、データ出力端子Ｔ３からの出力レベルが１→０と
変化するときは、データ信号ｄのレベルがハイ→ロウと
なり、データ信号のレベルがロウ→ハイとなる。これ
により、出力トランジスタ１１はオフし、出力トランジ
スタ１２はオンし、トランジスタ３はオンし、トランジ
スタ４〜６はオフする。負荷容量１１０からの放電電流
Ｉｄによって、ＶSS端子Ｔ６、ＶDD端子Ｔ５にノイズが
発生する。このノイズによって端子Ｔ３の電位が低下し
て、出力端子Ｔ３の出力“０”レベルからみた接地電圧
端子Ｔ２の電位が上昇し、トランジスタ４の閾値を超え
ると、トランジスタ４がオンし、インバータバッファIV
１の出力端（ｄ）の電荷がトランジスタ３，４を介して
端子Ｔ３に放電される。これにより、インバータバッフ
ァIV１の出力端（ｄ）はロウレベルに保たれ、トランジ
スタ１１はオフ状態を維持する。つまり、トランジスタ
４をトランジスタ１１の閾値よりも低く設定しておけ
ば、０データ出力中にトランジスタ１１が誤ってオンす
るのを防ぐことができる。また、前記ノイズによって端
子Ｔ３の電位が上昇した場合には、トランジスタ１１の
オフ状態は維持されるので、特に問題はない。
変化するときは、データ信号ｄのレベルがハイ→ロウと
なり、データ信号のレベルがロウ→ハイとなる。これ
により、出力トランジスタ１１はオフし、出力トランジ
スタ１２はオンし、トランジスタ３はオンし、トランジ
スタ４〜６はオフする。負荷容量１１０からの放電電流
Ｉｄによって、ＶSS端子Ｔ６、ＶDD端子Ｔ５にノイズが
発生する。このノイズによって端子Ｔ３の電位が低下し
て、出力端子Ｔ３の出力“０”レベルからみた接地電圧
端子Ｔ２の電位が上昇し、トランジスタ４の閾値を超え
ると、トランジスタ４がオンし、インバータバッファIV
１の出力端（ｄ）の電荷がトランジスタ３，４を介して
端子Ｔ３に放電される。これにより、インバータバッフ
ァIV１の出力端（ｄ）はロウレベルに保たれ、トランジ
スタ１１はオフ状態を維持する。つまり、トランジスタ
４をトランジスタ１１の閾値よりも低く設定しておけ
ば、０データ出力中にトランジスタ１１が誤ってオンす
るのを防ぐことができる。また、前記ノイズによって端
子Ｔ３の電位が上昇した場合には、トランジスタ１１の
オフ状態は維持されるので、特に問題はない。
第１Ｃ図は、本発明の第３図実施例の回路図である。こ
の第３実施例が第１実施例と異なる点は、以下の通りで
ある。即ち、出力バッファ部は、Ｐチャンネル出力トラ
ンジスタ１１ＡとＮチャンネル出力トランジスタ１２と
が直列接続されて構成されている。インバータバッファ
IV１ＡとIV２は共に同一レベルの出力駆動信号をそれ
ぞれ出力する。端子Ｔ５とインバータバッファIV１Ａの
出力側との間にＰチャンネルトランジスタ３Ａ，４Ａが
直列に接続されている。トランジスタ３Ａのゲートには
端子Ｔ１が接続されている。トランジスタ４Ａのゲート
には出力駆動データ信号ｄが加えられる。また、インバ
ータバッファIV２の出力側と端子Ｔ６との間にＮチャン
ネルトランジスタ５，６が直列に接続されている。トラ
ンジスタ５のゲートには出力駆動データ信号ｄが加えら
れる。トランジスタ６のゲートには端子Ｔ２が接続され
ている。その他の構成は、第１Ａ図と同様である。
の第３実施例が第１実施例と異なる点は、以下の通りで
ある。即ち、出力バッファ部は、Ｐチャンネル出力トラ
ンジスタ１１ＡとＮチャンネル出力トランジスタ１２と
が直列接続されて構成されている。インバータバッファ
IV１ＡとIV２は共に同一レベルの出力駆動信号をそれ
ぞれ出力する。端子Ｔ５とインバータバッファIV１Ａの
出力側との間にＰチャンネルトランジスタ３Ａ，４Ａが
直列に接続されている。トランジスタ３Ａのゲートには
端子Ｔ１が接続されている。トランジスタ４Ａのゲート
には出力駆動データ信号ｄが加えられる。また、インバ
ータバッファIV２の出力側と端子Ｔ６との間にＮチャン
ネルトランジスタ５，６が直列に接続されている。トラ
ンジスタ５のゲートには出力駆動データ信号ｄが加えら
れる。トランジスタ６のゲートには端子Ｔ２が接続され
ている。その他の構成は、第１Ａ図と同様である。
出力端子Ｔ３からの出力レベルが１→０と変化するとき
は、インバータバッファIV１Ａ，IV２への入力信号ｄは
ハイ→ロウとなり、出力信号はロウ→ハイとなる。こ
の結果、トランジスタ１１Ａ，１２はそれぞれオフ、オ
ンし、トランジスタ４Ａ，５はそれぞれオン、オフす
る。さらに、トランジスタ３Ａ，６は共にオフしてい
る。トランジスタ１２のオンにより系Ｉａに負荷容量１
１０から放電電流Ｉｄが流れる。これにより、端子Ｔ６
にノイズが発生する。このノイズは容量５４を介して端
子Ｔ５に伝わる。これにより、端子Ｔ５の電位が、端子
Ｔ１のそれよりも相対的に上昇した場合を考える。これ
によって、端子Ｔ１の電位が端子Ｔ５のそれよりも相対
的にトランジスタ３Ａのしきい値よりも低下すると、そ
のトランジスタ３Ａがオンされる。これにより、端子Ｔ
５側の電荷がトランジスタ３Ａ，４Ａを介してインバー
タバッファIV１Ａの出力側に充電電流として流入する。
これにより、インバータバッファIV１Ａの出力側の電位
（レベル１）は、前記ノイズ発生にも拘わらず、レベ
ル１を維続する。これにより、トランジスタ１１Ａの誤
導通が防止される。
は、インバータバッファIV１Ａ，IV２への入力信号ｄは
ハイ→ロウとなり、出力信号はロウ→ハイとなる。こ
の結果、トランジスタ１１Ａ，１２はそれぞれオフ、オ
ンし、トランジスタ４Ａ，５はそれぞれオン、オフす
る。さらに、トランジスタ３Ａ，６は共にオフしてい
る。トランジスタ１２のオンにより系Ｉａに負荷容量１
１０から放電電流Ｉｄが流れる。これにより、端子Ｔ６
にノイズが発生する。このノイズは容量５４を介して端
子Ｔ５に伝わる。これにより、端子Ｔ５の電位が、端子
Ｔ１のそれよりも相対的に上昇した場合を考える。これ
によって、端子Ｔ１の電位が端子Ｔ５のそれよりも相対
的にトランジスタ３Ａのしきい値よりも低下すると、そ
のトランジスタ３Ａがオンされる。これにより、端子Ｔ
５側の電荷がトランジスタ３Ａ，４Ａを介してインバー
タバッファIV１Ａの出力側に充電電流として流入する。
これにより、インバータバッファIV１Ａの出力側の電位
（レベル１）は、前記ノイズ発生にも拘わらず、レベ
ル１を維続する。これにより、トランジスタ１１Ａの誤
導通が防止される。
この１→０リード時に、端子Ｔ５の電位が、前記ノイズ
によって低下した場合には、トランジスタ１１Ａのオフ
状態が維持され、特に問題はない。
によって低下した場合には、トランジスタ１１Ａのオフ
状態が維持され、特に問題はない。
同時に、データ出力端子Ｔ３からの出力レベルの０→１
の変化時において、前記ノイズによって端子Ｔ６の電位
が上昇した場合にはトランジスタ１２のオフ状態は維持
され、特に問題はなく、また、低下時には、トランジス
タ６がオンし、トランジスタ５，６を介してインバータ
バッファIV２の出力側（トランジスタ１２のゲート）の
電荷は端子Ｔ６に放電され、トランジスタ１２のオフ状
態は維持される。
の変化時において、前記ノイズによって端子Ｔ６の電位
が上昇した場合にはトランジスタ１２のオフ状態は維持
され、特に問題はなく、また、低下時には、トランジス
タ６がオンし、トランジスタ５，６を介してインバータ
バッファIV２の出力側（トランジスタ１２のゲート）の
電荷は端子Ｔ６に放電され、トランジスタ１２のオフ状
態は維持される。
以上述べたように、本発明の実施例によれば、電源ピン
を複数組準備して出力バッファ部とその他の内部回路の
電源を分離した場合の、内部回路と出力バッファ部の電
源を分離したことに起因するミスマッチングを解消し、
ノイズによるアクセス時間の遅れや誤動作を防止するこ
とができる。
を複数組準備して出力バッファ部とその他の内部回路の
電源を分離した場合の、内部回路と出力バッファ部の電
源を分離したことに起因するミスマッチングを解消し、
ノイズによるアクセス時間の遅れや誤動作を防止するこ
とができる。
本発明によれば、内部回路と出力バッファ部との電源を
別々にした半導体装置においても、出力バッファ部から
の出力のレベルが変化した際に、その変化後の出力を適
正に維持して、正しい動作を行うことができる。
別々にした半導体装置においても、出力バッファ部から
の出力のレベルが変化した際に、その変化後の出力を適
正に維持して、正しい動作を行うことができる。
第１図は本発明のそれぞれ異なる実施例の回路図、第２
図は第１の従来例の０レベル出力時の回路図、第３図は
第２図の回路の０レベル出力時の動作波形図、第４図は
第１の従来例の１レベル出力時の回路図、第５図は第４
図の回路の１レベル出力時と動作波形図、第６図は第２
の従来例の回路図である。 １１，１２……出力トランジスタ、１３，１４，１５，
４６，４７……集積回路外部寄生抵抗、１６，１７，１
８，５１，５２……集積回路外部寄生インダクタンス、
１１１……直流電源、１１０……負荷容量、１９，５４
……集積回路内部端子間容量、Ｔ１……電源電圧端子、
Ｔ２……接地電圧端子、Ｔ３……データ出力端子、Ｔ４
……アドレス入力端子、Ｔ５……出力バッファトランジ
スタ用ＶDD端子、Ｔ６……出力バッファトランジスタ用
ＶSS端子。
図は第１の従来例の０レベル出力時の回路図、第３図は
第２図の回路の０レベル出力時の動作波形図、第４図は
第１の従来例の１レベル出力時の回路図、第５図は第４
図の回路の１レベル出力時と動作波形図、第６図は第２
の従来例の回路図である。 １１，１２……出力トランジスタ、１３，１４，１５，
４６，４７……集積回路外部寄生抵抗、１６，１７，１
８，５１，５２……集積回路外部寄生インダクタンス、
１１１……直流電源、１１０……負荷容量、１９，５４
……集積回路内部端子間容量、Ｔ１……電源電圧端子、
Ｔ２……接地電圧端子、Ｔ３……データ出力端子、Ｔ４
……アドレス入力端子、Ｔ５……出力バッファトランジ
スタ用ＶDD端子、Ｔ６……出力バッファトランジスタ用
ＶSS端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (5)
- 【請求項１】第１電源端子から電力供給される内部回路
と第２電源端子から電力供給される出力バッファ部とを
有し、前記内部回路の出力端から出力される出力駆動信
号がロウレベルであるかハイレベルであるかに応じて、
前記出力バッファ部のゲートを開閉して、その開閉に応
じたロウレベル又はハイレベルの出力信号を外部出力端
から外部に出力するようにした半導体装置において、 前記外部出力端から出力される出力信号のロウレベルと
ハイレベルとの間でのレベル変化に伴って前記第２電源
端子側電位が前記第１電源端子側電位に対して相対的に
変化したときに、前記内部回路の前記出力端を前記第２
電源端子及び前記外部出力端のいずれか一方に接続し
て、前記出力バッファ部から見た前記出力駆動信号のレ
ベル変化を抑制するレベル変化抑制回路を備える ことを特徴とする半導体装置。 - 【請求項２】前記第２電源端子は高圧側第２電源端子と
低圧側第２電源端子を有し、 前記内部回路の前記出力端は同一レベルの２つの出力駆
動信号の組と相補レベルの２つの出力駆動信号の組のい
ずれか一方の組の２つの信号をそれぞれ１つずつ出力す
る第１出力端と第２出力端を有し、 前記出力バッファ部は、前記高圧側及び低圧側第２電源
端子間に直列に接続された第１スイッチング素子と第２
スイッチング素子を有し、その第１スイッチング素子の
制御端子には前記第１の出力端が接続され、前記第２ス
イッチング素子の制御端子には前記第２出力端が接続さ
れ、前記第１及び第２スイッチング素子は前記第１及び
第２出力端からの出力駆動信号によって一方がオンし、
他方がオフするものとして構成され、 前記レベル変化抑制回路は、前記第１及び第２出力端の
うちの、前記出力駆動信号として前記第１及び第２スイ
ッチング素子のいずれかをオフさぜるオフ信号を出力し
ているものを、前記第２電源端子及び前記外部出力端の
いずれか一方に接続して、前記出力バッファ部からみた
前記オフ信号のレベルを維持させるものである 請求項１記載の半導体装置。 - 【請求項３】前記第１及び第２出力端は互いに相補レベ
ルの出力駆動信号を出力するものとして構成され、 前記第１及び第２スイッチング素子は共にＮチャンネル
トランジスタであり、 前記レベル変化抑制回路は、前記低圧側第２電源端子側
電位が前記第１電源側電位に対して相対的に低下したと
きに、前記第１及び第２出力端のうち、前記出力駆動信
号としてロウレベル信号を出力しているものを、前記出
力バッファ部の前記低圧側第２電源端子に導通させるも
のである 請求項２記載の半導体装置。 - 【請求項４】前記第１及び第２出力端は互いに相補レベ
ルの出力駆動信号を出力するものとして構成され、 前記第１及び第２スイッチング素子は共にＮチャンネル
トランジスタであり、 前記レベル変化抑制回路は、前記低圧側第２電源端子側
電位が前記低圧側第１電源側電位に対して相対的に低下
したときに、出力駆動信号としてロウレベル信号を出力
しているものが前記第１出力端であるときにはその第１
出力端を前記出力バッファ部の前記外部出力端に導通さ
せ、前記第２出力端であるときにはその第２出力端を前
記出力バッファ部の前記低圧側第２電源端子に導通させ
るものである 請求項２記載の半導体装置。 - 【請求項５】前記第１及び第２出力端は共に同一レベル
の出力駆動信号を出力するものとして構成され、 前記第１スイッチング素子はＰチャンネルトランジスタ
であり、前記第２スイッチング素子はＮチャンネルトラ
ンジスタであり、 前記レベル変化抑制回路は、前記高圧側第２電源端子側
電位が前記高圧側第１電源側電位に対して相対的に上昇
したときに、前記第１出力端が前記出力駆動信号として
ハイレベル信号を出力しているときには、その第１出力
端を前記出力バッファ部の前記高圧側第２電源端子に導
通させ、前記低圧側第２電源端子側電位が前記低圧側第
１電源側電位に対して相対的に低下したときに、前記第
２出力端が前記出力駆動信号としてロウレベル信号を出
力しているときには、その第２出力端を前記出力バッフ
ァ部の前記低圧側第２電源端子に導通させるものである 請求項２記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272637A JPH0646514B2 (ja) | 1989-10-19 | 1989-10-19 | 半導体装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272637A JPH0646514B2 (ja) | 1989-10-19 | 1989-10-19 | 半導体装置 |
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|---|---|
| JPH03134892A JPH03134892A (ja) | 1991-06-07 |
| JPH0646514B2 true JPH0646514B2 (ja) | 1994-06-15 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1272637A Expired - Fee Related JPH0646514B2 (ja) | 1989-10-19 | 1989-10-19 | 半導体装置 |
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Family Cites Families (1)
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1990
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- 1990-10-19 KR KR1019900016662A patent/KR930011789B1/ko not_active Expired - Fee Related
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| LAPS | Cancellation because of no payment of annual fees |