JPH03135114A - 定電流回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は定電流回路に関し、例えば、多数の定電流源か
らの電流値をデジタル値に応じて加算する等電流加算型
のＤ／Ａ変換器に適用するのに好適の定電流回路に関す
る。

〔従来の技術〕

従来、Ｄ／Ａ変換器は種々の形式のものが考えられてい
るが、半導体基板上に高精度のＤ／Ａ変換器を実現する
ためには、定電流源回路を多数使用して夫々の電流比精
度を高めるように構成するのが一般的である。

第５図はこの種のＤ／Ａ変換器の一方式である等電流加
算型Ｄ／Ａ変換器の構成を示している。

このＤ／Ａ変換器は電流スイッチ１と定電流源回路２と
の直列回路を、ｎ個（ｎ＝２″−’：ｍはＤ／Ａ変換器
のビット数）並列に接続し、負荷抵抗Ｒを介して電源Ｖ
ａｔに接続して構成されたもので、デジタルデータに応
じた数だけ電流スイッチｌをオンにして加算電流をＶ、
、、端子からアナログ出力として得るものである。

この方式はｎ（＝２”−１）個の定電流源回路２と電流
スイッチ１とを必要とするため、回路規模が大きくなる
という欠点があるが、ｎ個の入力端子を有すること、変
換速度が早いこと、及び単純な構成でＤ／Ａ変換できる
ことから、直並列型Ａ／Ｄ変換器を構成するＤ／Ａ変換
器として有用である（例えば、電子通信学会技術研究報
告第８４巻第１１号、５ＳＤ８４−１３’“ｌＯビット
３０ＭＨｚ　　直並列型Ａ／Ｄ変換器用高速ＡＤＣサブ
システムＩＣ”）。

ところで、第５図に示したｎ個の定電流源回路２からな
る定電流回路は、第６図に示すように。

バイアス回路５で発生した共通バイアス電位ＶＢをベー
スに与えられたｎ個の定電流源トランジスタＱ１乃至Ｑ
６及び抵抗Ｒ１乃至Ｒ７で構成される。

また、前記直並列型Ａ／Ｄ変換器に使用される場合は、
第１のＡ／Ｄ変換器を構成する２Ｓ−１個（Ｓは直並列
型Ａ／Ｄ変換器の第１のＡ／Ｄ変換器のビット数）の比
較器と同数の電流スイッチと、定電流回路とを使用して
電流加算型Ｄ／Ａ変換器を構成し、前記比較器の出力と
Ｄ／Ａ変換器の電流スイッチの入力とを接続するため、
前記電流スイッチと定電流回路は比較器に含まれて配置
されることが多い。

〔発明が解決しようとする課題〕

上述した従来の定電流回路は、多数の定電流源回路を使
用するので、共通バイアス■３及び接地配線等の共通配
線が長くなりやすく、その布線抵抗の影響が無視できな
いという問題点があった。

特に、接地配線には複数の定電流源回路の電流が加算さ
れて大きな電流が流れるので、配線長が長くなると、そ
の布線抵抗の影響が大きく現れる。

即ち、バイアス回路から離れるにしたがって定電流源回
路の接地接続端電位が上昇し、定電流源回路に流れる電
流が減少する。これにより、Ｄ／Ａ変換器に適用した場
合、そのステップサイズ（ｌＬＳＢ分の電圧）が位置に
よって変化するので微分誤差が生じる。更に、単調性が
あるので積分誤差として積算されてＤ／Ａ変換精度を低
下させるという問題点がある。これを防ぐには接地配線
による電位上昇をなくすか、接地配線の電位上昇と共通
バイアスＶＢラインの電位上昇とを同一にすればよいが
、前者の方法では、接地配線の幅を著しく広げる必要が
り、後者の方法では共通バイアスＶｓラインと接地配線
で流れる電流が数１０乃至数１００倍異なるうえ、定電
流源トランジスタのｈｐｇの値により変化するので、実
現困難であるという問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、
共通配線に布線抵抗が生じても、各定電流源回路から等
しい電流値が得られる高精度の定電流回路を提供するこ
とを目的とする。

〔課題を解決するための手段〕

本発明に係る定電流回路は、半導体基板上に同一電流を
出力する複数の定電流源回路を配列し、これらを並列に
接続してなる定電流回路において、前記定電流源回路の
配列方向に沿った第１の方向に向って共通電極端子に至
る第１の共通電極配線と、前記第１の方向とは反対方位
の第２の方向に向って前記共通電極端子に至るＭ２の共
通電極配線とを具備すると共に、前記定電流源回路は同
様の特性を有する１対の電流出力回路を具備し、この１
対の電流出力回路はその出力端が共通に接続され、前記
共通電極端子への接続端が前記第１、第２の共通電極配
線に夫々別々に接続されたものであることを特徴とする
。

〔作用〕

本発明によれば、１対の電流出力回路の出力端が共通に
接続され、同回路の共通電極端子への接続端が第１、第
２の共通電極配線に別々に接続されている。第１１ｖＪ
２の共通電極配線は定電流源回路の配列方向に沿って互
いに反対の方向に向かって共通電極端子に至るので、例
えば、１対の電流出力回路の一方の電流出力回路が第１
の共通電極配線の共通電極端子に近い位置に接続されて
いるとすると、他方の電流出力回路が第２の共通電極配
線の共通電極端子から遠い位置に接続されていることに
なるので、後者は布線抵抗の影９を大きく受けるが、前
者はその影響を殆ど受けない。

また、例えば、１対の電流出力回路の一方の電流出力回
路が第１の共通電極配線の共通電極端子から遠い位置に
接続されているとすると、他方の電流出力回路が第２の
共通電極配線の共通電極端子から近い位置に接続されて
いることになるので、前者は布線抵抗の影響を大きく受
けるが、後者はその影響を殆ど受けない。

このように本発明は、１対の電流出力回路が互いに布線
抵抗の影響を打ち消し合うように作用するので、共通電
極配線が長くなっても定電流源回路からは等しい電流が
得られる。このため、高精度の定電流回路が得られる。

〔実施例〕

次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の実施例に係る定電流源回路を示す図で
ある。この回路はｎ個の定電流源回路１１＋　（ｉ＝１
．２．−、ｎ）を並列に接続して構成される。１つの定
電流源回路１１．はトランジスタＱ、及び抵抗Ｒ４から
なる第１の電流出力回路１２＋と、トランジスタＱＩ′
及び抵抗Ｒ＋　’からなる第２の電流出力回路１２１′
とから構成されている。これらの第１、第２の電流出力
回路１２１２１′の出力端であるトランジスタＱ、、　
Ｑのコレクタは互いに接続されている。また、トランジ
スタＱ、、Ｑ、’のベースは第１のバイアス配線ＷＶＢ
％第２のバイアス配線ＷＶＢ’を夫々介してバイアス回
路５（第２図参照）のｖ８端子１３、ｖＢ′端子１３’
に接続されている。更に、電流出力回路１２１，１２．
’の接地電極側の端子は接地配線Ｗ。ＮＤ　ｚ　ｗｏ、
、′を夫々介してＶ。、０端子１４　、ＶＱＮＤ’端子
１４’に接続されている。この回路の特徴は２つの電流
出力回路１２、１２から出力電流を取り出してい、る点
と、更に、第１の電流出力回路１２ｔは図中左側のＶ８
端子１３及びＶ。ＮＤ端子１４側からバイアス電圧ＶＢ
及び接地電位Ｖ。、わが与えられ、第２の電流出力回路
１２は図中右側のＶ８′端子１３’及びＶＱＮＤ′端子
１４’側からバイアス電圧ＶＢ′及び接地電位Ｖ。、わ
が与えられている点である。

従って、第１及び第２の電流出力回路１２１２、′の接
地配線Ｗ　ＯＮＤ　ｒ　Ｗ　ＯＮＤ′を同一とし、更に
、バイアス配線ｗｖＢ、　ｗ、’　も同一とし、また、
各電流源回路１１．と共通配線との接続方法とそのレイ
アウト上の間隔が同一となるように配置・配線しておけ
ば、バイアス電圧ｖＢｌとバイアス電圧ＶＲＩ’及び接
地電位Ｖ。、０と接地電位■。ＮＤ′が夫々同一電位を
与える限り、接地配線の布線抵抗による接地電位の上昇
及びバイアス配線の布線抵抗による電位低下は、バイア
ス回路からの距離が同一ならば、第１及び第２電流出力
回路１２．．１２Ｉ′で同一の程度となる。即ち、第１
図中のトランジスタＱ１とトランジスタＱ１１′のベー
ス電位、トランジスタＱｌ’　とトランジスタＱ、ｌの
ベース電位、抵抗Ｒ１と抵抗Ｒ７′の接地側端子電位、
抵抗Ｒ１′　と抵抗Ｒ０の接地側端子電位は夫々同一電
位となる。これにより、トランジスタＱ１とトランジス
タＱ、、′の出力電流、トランジスタＱ　＋　’とトラ
ンジスタＱ。の出力電流は夫４等しいため、全体的な出
力電流工、と工。も等しい電流値となる。同様の理由で
、■、と■７−１、■、と工。−２も等しく、その結果
としてＩｌ＋Ｌ＋・・・、■。は皆等しい電流値となる
。

第２図は上記実施例のＤ／Ａ変換器の配置・配線パター
ンを示す平面図である。

ブロックＢ、は、第１、第２の電流出力回路１２、．１
２．’を備えた電流源回路を含むブロックを示している
。ブロックＢ１乃至Ｂ　ｎ／２は一列に配置され、ブロ
ックＢ。７□＋１乃至ＢゎはブロックＢ、乃至Ｂ　ｎ／
２に対し、ブロックＢ。／２のところから１８０゜折り
返すように一列に配置されている。ブロックＢ、、Ｂｆ
ｉの近傍にバイアス回路５が配置されている。バイアス
回路５のＶＢ端子１３　、　Ｖ、、、端子１４は、第１
図の端子１３と１３′及び端子１４と１４’を夫々共通
化したものである。ＶＢ端子１３からは、バイアス配線
ＷｖＢを介してブロックＢ１→Ｂ、の方向で各ブロック
Ｂ、のトランジスタＱ、にバイアス電圧ＶＢが与えられ
ている。また、ＶＢ端子１３からは、バイアス配線Ｗ、
、’を介してブロックＢ。→Ｂ、の方向で各ブロックＢ
、のトランジスタＱｌ′にバイアス電圧ＶＢ’が与えら
れている。一方、ＶＯＮ。端子１４からは接地配線Ｗ。

、０を介してブロックＢ１→Ｂ０の方向で各ブロックＢ
の抵抗Ｒ２に接地電位Ｖ。、わが与えられている。更に
、Ｖｏ８゜端子１４からは接地配線Ｗ。、９′を介して
ブロックＢ０→Ｂ１の方向で各ブロックＢ、の抵抗Ｒ＋
　’に接地電位Ｖ。、ゎ′が与えられている。

このように、ブロックを配置・配線することにより、各
電流源回路１１１の電流値を等しくすることができる。

第３図は本発明の第２の実施例に係る定電流回路を示す
図である。本実施例は定電流源回路２１．を構成する第
１、第２の電流出力回路２２１．２２のバイアス電圧Ｖ
Ｂ及びＶＢ’を共通化したものである。通常、バイアス
配線ＷｖＢに流れる電流は、定電流源回路２１．を構成
するトランジスタＱｌ。

Ｑ　＋　’のベース電流であり、これは接地配線Ｗｏ８
つ、Ｗ、、、。′の電流に比して前記トランジスタのり
、！！分の１となる。従って、バイアス配線ＷｖＢの電
位変化は接地配線Ｗ。ＮＤ　ｒ　Ｗ　０Ｎｆｌ′の電位
変化に比して著しく小さいので上述したＭｌ成でも従来
例に比して電流出力回路の出力電流のずれを改善できる
。本実施例のブロック及び共通配線の配置は前記第２図
のブロック配置のままでバイアス配線ＷｖＢ’又はバイ
アス配線ＷｖＢの一方を除去し、他方の全ての定電流回
路のトランジスタのベースを接続すればよい。また、左
右のブロックＢ１乃至Ｅ　ｎ／２、ＢＲ／２４１乃至Ｂ
、に夫々バイアス配線を設けてブロックＢ１及びブロッ
クＢ１側より夫々バイアスブロック２の所定の端子に接
続してもよい。

本実施例では前述の説明で明らかなように、バイアス配
線が１本でよいという点と、定電流源回路２１．を構成
する第１、第２の定電流出力回路２２＋、２２．’のト
ランジスタＱｌ、Ｑｌ’のベースが共通であるため、第
４図の平面図に示すように、同一ベース領域２３に２つ
のエミッタ領域２４を設けることによりトランジスタＱ
、、Ｑ、’を構成できる点で、前記第１の実施例に比し
て小さい面積でＤ／Ａ変換器を形成できるという利点が
ある。なお、第４図において、２５はコレクタ領域であ
る。

次に、本発明を電流セルラ１１クス方式のＤＡ変換器の
定電流源回路に実施した例について第７図及び第８図に
より説明する。

第７図は本発明の実施例に係るｎ個の電流セルの回路図
である。この回路はＰ　Ｍ　ＯＳ　Ｔ　ｒ　Ｐ　Ｉ及び
Ｐ＋’による定電流源回路とＮＭＯＳ　Ｔ　ｒ　Ｎ、、
、及びＮＩＢによるスイッチにより電流セルを構成し、
これをｎ個並列接続している。−船釣にＰＭＯＳＴｒに
よる定電流源回路の出力電流は次式で求められる。

■＝＋β（Ｖｏｓ　　Ｖｔｐ）　　　　　　　・・・・
・・（１）βニーに、　　　　　　　　　　　　　　　
・・・・・・（２）ここで、ｖ。、はＰＭＯ８Ｔｒのゲ
ート・ソース間電圧、ｖＴＰは同じくしきい値電圧、Ｋ
　ｐはプロセス利得係数、Ｌはゲート長、Ｗはゲート幅
である。

図において、Ｐ　Ｍ　ＯＳ　Ｔ　ｒ　　Ｐ　＋　、　Ｐ
　＋　’　、　Ｐ　２　。

Ｐ２’・・・ｐ、、、ｐ、、’のゲート電極は共通バイ
アスＶＢが与えられており、これを適当な電圧に設定す
ることにより定電流回路に第１式で決まる電流が流れる
。電流セルはＰ　Ｍ　ＯＳ　Ｔ　ｒ　　Ｐ　＋による第
１の定電流回路とＰＭＯＳ　Ｔ　ｒ　　Ｐ　１’による
第２の定電流回路の和の電流１１が流れるように接続さ
れている。一方、Ｐ　ＭＯＳ　Ｔ　ｒ　　Ｐ　１　、　
Ｐ　ｚ−Ｐ、、の−ソース電極は電源配線Ｗ、、ＤＤを
夫々介して電源端子ＶＤＤに接続され、Ｐ　Ｍ　ＯＳ　
Ｔ　ｒ　　Ｐ　＋Ｐ２’・・・　ｐ　、、’のソース電
極は電源配線Ｗ、、ＤＤを夫々介して電源端子ＶＤＤ’
に接続されている。

この回路の特徴は前記第１、第２実施例と同様に、２つ
の定電流源から出力電流を取り出している点と、更に、
第１の定電流源のソース電位は図中左側のｖＤＤ端子か
ら与えられて、第２の定電流源のソース電位は図中右側
のＶＤＤ’端子から与えられている点である。従って、
ｖカ配線及びＶヤ′配線を同一とし、各定電流源とこれ
ら共通配線との接続方法がレイアウト上同一間隔となる
ように配置しておくことにより、ｖ１端子とｖｔ＋ｎ’
端子が同一電位ならばｖＤＤ配線及びＶＤＤ’配線の布
線抵抗による電流セルの出力電流のずれは生じない。

本例では共通バイアス■８の共通配線にはＰＭＯ８Ｔｒ
のゲート電極が接続され、電流は０に等しい為レイアウ
ト上の考慮は不要である。又、■。。

■端子は電流出力端子で適当な負荷を接地することによ
りアナログ出力を得ることが出来る。

Ｑ、、Ｑ、、Ｑ、、゛Ｑ２−Ｑ、、Ｑ、端子はスイッチ
入力である。

第８図は上記実施例の電流セルマトリクス方式のＤＡ変
換器の配置・配線パターンを示す平面図である。図では
４ビツトのＤＡ変換器の場合について示している。ブロ
ックＢ１〜Ｂ１６は電流セルブロックでＸ方向に４列、
Ｘ方向に４列配置されている。電流セルブロック内の定
電流源回路への電源供給は電源パッド３０からブロック
番号順方向にＷｖＤＤ配線が布線され、反対方向からＷ
ｖＤＤ配線が布線されている。各電流セル内の２つの定
電流源回路とこれら共通配線の接続方法は第７図に示し
た方法に従っている。又、共通配線の曲った部分では配
線幅を変化させることにより布線抵抗の変化を一定にし
てもよい。デジタル入力端子ＤＩ、Ｄ２．Ｄｓ、Ｄ４の
上位２ビツト（ＤＩ、　Ｄ２）の信号はマトリクス１を
介して信号線３２Ａ。

３２Ｂ、３２Ｃ，３２ＤによりＸ方向に並べた電流セル
ブロックを切換る。同じく下位２ビツト（Ｄ３．ＤＩ）
の信号はマトリクスを介して信号線３３Ａ、３３Ｂ、３
３Ｃ，３３ＤによりＸ方向に並べた電流セルブロックを
切換る。詳しくは、第４位（最下位）ビットＤ１のみ“
Ｈ”の時はブロックＢ、が切換り、第２位ビットＤ、の
み“Ｈ”の時はブロックＢ　＋　Ｂ　２が切換り、第３
位、第４位ビットが“Ｈｎの時はブロックＢｌ、Ｂ２．
Ｂ３が切換り、第２位ビットのみが”Ｈ”の時はブロッ
クＢ１〜Ｂ４が切換り、さらに第４位ビットも“Ｈｎに
なるとブロックＢ１〜Ｂ４及びブロックＢ８が切換る。

同様にして順次電流セルブロックが切換って、全ビット
が“Ｈｎの時は全電流セルが切換るように前記マトリク
ス１、マトリクス２が設計されている。

このように、電流セルブロックを配置し、共通配線を布
線することにより第７図で説明したように各電流セルブ
ロックの出力電流を等しくすることが出来る為電流セル
マトリクス型ＤＡ変換器の精度を向上出来る特徴がある
。

なお、本発明はＤ／Ａ変換器に限らず、比較的規模が大
きな定電流回路の出力電流のずれを防止する用途にも適
用できる。また、ＰＮＰ　トランジスタで構成する定電
流回路に応用しても同様の効果を得ることができる。こ
の場合、例えば、接地配線の替わりに電源Ｖ。Ｃの配線
を２本にすればよい。

〔発明の効果〕

以上説明したように本発明は、電流源回路を１対の電流
出力回路で構成し、各共通電極側の接続端へ共通電位を
反対方向から供給することにより、布線抵抗の影響を２
つの電流出力回路で相殺でき、各定電流源回路毎に等し
い出力電流が得られるという効果がある。また、これに
より、定電流源回路相互を接続する接地配線は従来より
細い配線とすることができるため、面積を小さくできる
効果もある。従って、本発明を高速の等電流加算型Ｄ／
Ａ変換器に適用することにより、従来より高精度のＤ／
Ａ変換器を小さな面積で実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る定電流回路の回路
図、第２図は同定電流回路のレイアウト配置・配線の平
面図、第３図は本発明の第２の実施例に係る定電流回路
の回路図、第４図は同定電流回路を構成するトランジス
タの平面図、第５図は等電流加算型Ｄ／Ａ変換器の回路
図、ｖｇ６図は同Ｄ／Ａ変換器における従来の定電流回
路の回路図、第７図は本発明の第３実施例に係る電流セ
ルの回路図、第８図は同電流セルのレイアウト配置・配
線の平面図である。 ｌ・・・・・・電流スイッチ、２，２．乃至２．、・・
・・・・定電流源回路、５・・・・・・バイアス回路、
１１＋乃至１１ｎ。 ２１１乃至２１１・・・・・・定電流源回路、１２１乃
至１２、．２２．乃至２２．、・・・・・・電流出力回
路、３０・・・・・電源パッド、３２Ａ、３２Ｂ、３２
０．３２Ｄ・・・・・・信号線、 ３３Ａ。 ３３Ｂ。 ３３Ｃ１ Ｄ・・・・・・信号線、 Ｂ１−Ｂ＋６・・・・・・電流セルブロック。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上に同一電流を出力する複数の定電流
   源回路を配列し、これらを並列に接続してなる定電流回
   路において、前記定電流源回路の配列方向に沿った第１
   の方向に向って共通電極端子に至る第１の共通電極配線
   と、前記第１の方向とは反対方位の第２の方向に向って
   前記共通電極端子に至る第２の共通電極配線とを具備す
   ると共に、前記定電流源回路は同様の特性を有する１対
   の電流出力回路を具備し、この１対の電流出力回路はそ
   の出力端が共通に接続され、前記共通電極端子への接続
   端が前記第１、第２の共通電極配線に夫々別々に接続さ
   れたものであることを特徴とする定電流回路。