JPH03135644A - データビットチェック回路 - Google Patents
データビットチェック回路Info
- Publication number
- JPH03135644A JPH03135644A JP1273333A JP27333389A JPH03135644A JP H03135644 A JPH03135644 A JP H03135644A JP 1273333 A JP1273333 A JP 1273333A JP 27333389 A JP27333389 A JP 27333389A JP H03135644 A JPH03135644 A JP H03135644A
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- JP
- Japan
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- circuit
- signal
- check
- output
- data
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
転送入力データをデータチェック有効期間の開所定時間
毎にそのチェックを行なうデータビットチェック回路に
関し、 チェック有効期間内でのデータ化けを検出することを目
的とし、 チェック有効信号に応答してクロック信号を順次に出力
する第１の回路と、前記チェック有効信号が示すチェッ
ク有効期間内の最初のクロック信号に応答してデータビ
ット信号を保持するデータビット保持回路と、前記デー
タビット信号と前記データビット保持回路の出力信号と
の排他的論理和を前記チェック有効期間の間前記最初の
クロック信号後のクロック信号毎に出力する出力回路と
を設け、前記出力回路の出力を当該データビットのチェ
ック出力とするようにして構成した。
毎にそのチェックを行なうデータビットチェック回路に
関し、 チェック有効期間内でのデータ化けを検出することを目
的とし、 チェック有効信号に応答してクロック信号を順次に出力
する第１の回路と、前記チェック有効信号が示すチェッ
ク有効期間内の最初のクロック信号に応答してデータビ
ット信号を保持するデータビット保持回路と、前記デー
タビット信号と前記データビット保持回路の出力信号と
の排他的論理和を前記チェック有効期間の間前記最初の
クロック信号後のクロック信号毎に出力する出力回路と
を設け、前記出力回路の出力を当該データビットのチェ
ック出力とするようにして構成した。
本発明は、転送入力データをデータチェック有効期間の
開所定時間毎にそのチェックを行なうデータビットチェ
ック回路に関する。
開所定時間毎にそのチェックを行なうデータビットチェ
ック回路に関する。
情報処理システム等においては、ＣＰＵとチャネルとの
間、チャネルと入出力制御装置（ｒｏｃ）との間で転送
されるデータにデータの変化が生ずることがあるので、
転送されて来たデータにエラーが生じているか否かのチ
ェックを行なっている。
間、チャネルと入出力制御装置（ｒｏｃ）との間で転送
されるデータにデータの変化が生ずることがあるので、
転送されて来たデータにエラーが生じているか否かのチ
ェックを行なっている。
従来のデータチェック回路は、パリティチェック回路を
用いていた。第４図に示すようにデータ転送がＣＰＵ３
２とチャネル装置３４との間のものであれば、そのチャ
ネル側においてはそのデータ受信回路３６の出力にパリ
ティチェック回路（ＰＣ）３８を接続してチャネル側で
受信されるデータのチェックを行なっている。この関係
は、ＣＰＵ側においても、又チャネル装置３４と入出力
制御装置（ＩＯＣ）４０．４２との間でも同じである。
用いていた。第４図に示すようにデータ転送がＣＰＵ３
２とチャネル装置３４との間のものであれば、そのチャ
ネル側においてはそのデータ受信回路３６の出力にパリ
ティチェック回路（ＰＣ）３８を接続してチャネル側で
受信されるデータのチェックを行なっている。この関係
は、ＣＰＵ側においても、又チャネル装置３４と入出力
制御装置（ＩＯＣ）４０．４２との間でも同じである。
第４図において、４６はチャネルインタフェース（ＣＨ
Ｉ／Ｆ） 、４８はＩ１０インタフェース（ＩＯＩ／Ｆ
）である。
Ｉ／Ｆ） 、４８はＩ１０インタフェース（ＩＯＩ／Ｆ
）である。
〔発明が解決しようとする課題］
この従来のデータチェック方式は、そのデータ転送動作
が開始された後に与えられるチェック有効信号（第５図
の（１）参照）で示されるチェック有効期間Ｔ内にチャ
ネル装置３４から与えられる取り込み信号の負信号遷移
（第５図の（３）参照）においてのみ、前記パリティチ
ェック回路によるチェックが転送されて来たデータ（第
５図の（２）参照）に対して行なわれているだけであっ
た。従って、第５図の（２）のＰで示す時刻に転送入力
データのいずれかのビットにデータ化けが生したとする
と、そのデータ化けについてのチェックは、前記パリテ
ィチェック回路３８では為しえず、データ処理上そのデ
ータをそのまま使用することは出来ないので、もしその
ようなチェックについても行ないたいならば他のエラー
チェック手段をデータ受信装置（例えば、チャネル装置
３４等）に設けなければならない。
が開始された後に与えられるチェック有効信号（第５図
の（１）参照）で示されるチェック有効期間Ｔ内にチャ
ネル装置３４から与えられる取り込み信号の負信号遷移
（第５図の（３）参照）においてのみ、前記パリティチ
ェック回路によるチェックが転送されて来たデータ（第
５図の（２）参照）に対して行なわれているだけであっ
た。従って、第５図の（２）のＰで示す時刻に転送入力
データのいずれかのビットにデータ化けが生したとする
と、そのデータ化けについてのチェックは、前記パリテ
ィチェック回路３８では為しえず、データ処理上そのデ
ータをそのまま使用することは出来ないので、もしその
ようなチェックについても行ないたいならば他のエラー
チェック手段をデータ受信装置（例えば、チャネル装置
３４等）に設けなければならない。
本発明は、斯かる問題点に鑑みて創作されたもので、チ
ェック有効期間内でのデータ化けを検出することの出来
るデータビットチェック回路を提供することをその目的
とする。
ェック有効期間内でのデータ化けを検出することの出来
るデータビットチェック回路を提供することをその目的
とする。
第１図は本発明の原理ブロック図を示す。この図に示す
ように、本発明は、チェック有効信号に応答してクロッ
ク信号を順次に出力する第１の回路２と、前記チェック
有効信号が示すチェック有効期間内の最初のクロック信
号に応答してデータビット信号を保持するデータビット
保持回路４と、前記データビット信号と前記データビッ
ト保持回路４の出力信号との排他的論理和を前記チェッ
ク有効期間の間前記最初のクロック信号後のクロック信
号毎に出力する出力回路６とを設け、前記出力回路６の
出力を当該データビットのチェック出力とするようにし
て構成される。
ように、本発明は、チェック有効信号に応答してクロッ
ク信号を順次に出力する第１の回路２と、前記チェック
有効信号が示すチェック有効期間内の最初のクロック信
号に応答してデータビット信号を保持するデータビット
保持回路４と、前記データビット信号と前記データビッ
ト保持回路４の出力信号との排他的論理和を前記チェッ
ク有効期間の間前記最初のクロック信号後のクロック信
号毎に出力する出力回路６とを設け、前記出力回路６の
出力を当該データビットのチェック出力とするようにし
て構成される。
データビット保持回路４へ入力されて来るデータビット
信号は、チェック有効信号が示すチェック有効期間内の
最初のクロック信号に応答して前記データビット保持回
路４に保持される。該データビット保持回路４の出力信
号と、データビット保持回路４へ入力されて来ているデ
ータビット信号との排他的論理和が前記チェック有効期
間の間の前記最初のクロック信号後のクロック信号毎に
出力回路６から出力される。その出力回路６からの出力
信号が当該データビットのチェック出力として用いられ
る。
信号は、チェック有効信号が示すチェック有効期間内の
最初のクロック信号に応答して前記データビット保持回
路４に保持される。該データビット保持回路４の出力信
号と、データビット保持回路４へ入力されて来ているデ
ータビット信号との排他的論理和が前記チェック有効期
間の間の前記最初のクロック信号後のクロック信号毎に
出力回路６から出力される。その出力回路６からの出力
信号が当該データビットのチェック出力として用いられ
る。
従って、前記チェック有効信号が示すチェック有効期間
内に前記データビット保持回路４へ入力されて来ている
データビット信号に信号変化が生じるとその信号変化を
検出することが出来る。
内に前記データビット保持回路４へ入力されて来ている
データビット信号に信号変化が生じるとその信号変化を
検出することが出来る。
第２図は本発明の一実施例を示す。この実施例は、例え
ば第４図に示すチャネルインタフェース（ＣＨＩ／Ｆ）
４６のチャネル側のデータ受信回路３６の出力に接続さ
れるデータビットチェック回路である。第４図のデータ
受信回路３６から入力されるビット並列のデータの内の
各ビットは、各ビット毎に設けられる第２図のデータビ
ットチェック回路のアンド回路１０へ入力される。第２
図は前記ビット並列データの内のデータビットＤＯのた
めの回路例である。アンド回路１０から出力されたビッ
トは、Ｄ形フリップフロップ回路１２のデータ入力へ入
力される。そのＤ形フリップフロップ回路１２のクロッ
ク入力には、アンド回路１４を経たクロック信号ＣＬＫ
が入力される。
ば第４図に示すチャネルインタフェース（ＣＨＩ／Ｆ）
４６のチャネル側のデータ受信回路３６の出力に接続さ
れるデータビットチェック回路である。第４図のデータ
受信回路３６から入力されるビット並列のデータの内の
各ビットは、各ビット毎に設けられる第２図のデータビ
ットチェック回路のアンド回路１０へ入力される。第２
図は前記ビット並列データの内のデータビットＤＯのた
めの回路例である。アンド回路１０から出力されたビッ
トは、Ｄ形フリップフロップ回路１２のデータ入力へ入
力される。そのＤ形フリップフロップ回路１２のクロッ
ク入力には、アンド回路１４を経たクロック信号ＣＬＫ
が入力される。
アンド回路１４には、チャネル装置３４のクロック信号
ＣＬＯＣＫ及びチャネル有効信号ＶＡＬＥＤが入力され
る。又、その反転リセット入力には、チャネル有効信号
ＶＡＬＩＤが入力される。前記入力ビットＤＯは、Ｄ形
フリップフロップ回路１２の出力とともに排他的論理和
回路（以下、ＥＯＲ回路と言う、）１８へ入力され、ア
ンド回路２０を経てＪＫ形フリップフロップ回路２２の
Ｊ入力−・入力される。アンド回路２０への他の入力と
して、チャネル有効信号ＶＡＬ Ｉ Ｄ及びＪＫ形フリ
ップフロップ回路２２のｄ出力に現れる信号＊ＥＲＲＯ
Ｒがある。ＪＫ形フリップフロップ回路２２のに入力へ
は高レベルのエラーリード信号ＥＲＲＥＡＤが入力され
る。このエラーリード信号ＥＲＲＥＡＤはチャネル装Ｗ
３４においてＪＫ形フリップフロップ回路２２の出力信
号ＥＲＲＯＲを読み取ってその認識をしたときチャネル
から出力される。従って、高レベルのエラーリード信号
ＥＲＲＥＡＤが入力されるまでは、ＪＫ形フリップフロ
ップ回路２２にセットされた“ｌ”の信号は、そこに保
持される。ＪＫ形フリップフロップ回路２２の反転クリ
ア入力には、ナンド回路２４の出力信号が供給される。
ＣＬＯＣＫ及びチャネル有効信号ＶＡＬＥＤが入力され
る。又、その反転リセット入力には、チャネル有効信号
ＶＡＬＩＤが入力される。前記入力ビットＤＯは、Ｄ形
フリップフロップ回路１２の出力とともに排他的論理和
回路（以下、ＥＯＲ回路と言う、）１８へ入力され、ア
ンド回路２０を経てＪＫ形フリップフロップ回路２２の
Ｊ入力−・入力される。アンド回路２０への他の入力と
して、チャネル有効信号ＶＡＬ Ｉ Ｄ及びＪＫ形フリ
ップフロップ回路２２のｄ出力に現れる信号＊ＥＲＲＯ
Ｒがある。ＪＫ形フリップフロップ回路２２のに入力へ
は高レベルのエラーリード信号ＥＲＲＥＡＤが入力され
る。このエラーリード信号ＥＲＲＥＡＤはチャネル装Ｗ
３４においてＪＫ形フリップフロップ回路２２の出力信
号ＥＲＲＯＲを読み取ってその認識をしたときチャネル
から出力される。従って、高レベルのエラーリード信号
ＥＲＲＥＡＤが入力されるまでは、ＪＫ形フリップフロ
ップ回路２２にセットされた“ｌ”の信号は、そこに保
持される。ＪＫ形フリップフロップ回路２２の反転クリ
ア入力には、ナンド回路２４の出力信号が供給される。
ナンド回路２４の入力には信号＊ＥＲＲＯＲ及びチャネ
ル装置３４からのクリア信号ＣＬＲが供給される。
ル装置３４からのクリア信号ＣＬＲが供給される。
第２図におけるアンド回路１４は第１図の第１の回路２
に対応し、アンド回路１０、インバータ１６、Ｄ形フリ
ップフロップ回路１２は第１図のデータビット保持回路
に対応する。ＦＯＲ回路１８、アンド回路２０、ＪＫ形
フリップフロップ回路２２は第１図の出力回路６に対応
する。
に対応し、アンド回路１０、インバータ１６、Ｄ形フリ
ップフロップ回路１２は第１図のデータビット保持回路
に対応する。ＦＯＲ回路１８、アンド回路２０、ＪＫ形
フリップフロップ回路２２は第１図の出力回路６に対応
する。
第２図に示すデータチェック回路の動作を以下に説明す
る。
る。
第４図に示すコンピュータシステムが動作状態にあって
、そのＣＰＵ３２からチャネルインタフェース４６を介
しチャネル装置３４へのデータ転送が開始されたものと
する。この時には、Ｄ形フリップフロップ回路１２はリ
セットされ、ＪＫ形フリップフロップ回路２２もリセッ
トされている状態にある。Ｄ形フリップフロップ回路１
２のリセットは低レベルのチャネル有効信号ＶＡＬＩＤ
によって行なわれ、ＪＫ形フリップフロップ回路２２の
クリアは信号＊ＥＲＲＯＲ及びクリア信号ＣＬＲＯ内の
いずれか一方が高レベルにあることによって行なわれる
が、このクリアは、エラーリード信号ＥＲＲＥＡＤによ
ってリセットされるまではアンド回路２４から出力信号
が発生されたとしても生ぜしめられない。
、そのＣＰＵ３２からチャネルインタフェース４６を介
しチャネル装置３４へのデータ転送が開始されたものと
する。この時には、Ｄ形フリップフロップ回路１２はリ
セットされ、ＪＫ形フリップフロップ回路２２もリセッ
トされている状態にある。Ｄ形フリップフロップ回路１
２のリセットは低レベルのチャネル有効信号ＶＡＬＩＤ
によって行なわれ、ＪＫ形フリップフロップ回路２２の
クリアは信号＊ＥＲＲＯＲ及びクリア信号ＣＬＲＯ内の
いずれか一方が高レベルにあることによって行なわれる
が、このクリアは、エラーリード信号ＥＲＲＥＡＤによ
ってリセットされるまではアンド回路２４から出力信号
が発生されたとしても生ぜしめられない。
そのチャネル装置３４からアンド回路１４ヘチャネル有
効信号ＶＡＬＩＤ（第３図の（２）参照）が供給されて
来る一方、アンド回路１０へ“１″のビット信号Ｄｏ（
第３図の（３）参照）が入力される。
効信号ＶＡＬＩＤ（第３図の（２）参照）が供給されて
来る一方、アンド回路１０へ“１″のビット信号Ｄｏ（
第３図の（３）参照）が入力される。
又、信号ＥＲＲＥＡＤは低レベルとされる。
入力されて来た“１”のビット信号Ｄｏは、インバータ
１６を経たＤ形フリップフロップ回路１２のＱ出力信号
によってアンド回路１０を経てＤ形フリップフロップ回
路１２のデータ入力へ印加される。そのビット信号ＤＯ
は、第３図の（１）に示すようにチャネル有効信号ＶＡ
ＬＩＤが高レベルになった後の最初のクロック信号ＣＬ
Ｋ （第３図の（１）内の時間Ｔｌ）の立ち上がり（正
信号遷移）（第３図の（１）に示す（★１）参照）によ
ってＤ形フリップフロップ回路１２にセットされる。こ
れにより、アンド回路１０はゲートを閉じる。
１６を経たＤ形フリップフロップ回路１２のＱ出力信号
によってアンド回路１０を経てＤ形フリップフロップ回
路１２のデータ入力へ印加される。そのビット信号ＤＯ
は、第３図の（１）に示すようにチャネル有効信号ＶＡ
ＬＩＤが高レベルになった後の最初のクロック信号ＣＬ
Ｋ （第３図の（１）内の時間Ｔｌ）の立ち上がり（正
信号遷移）（第３図の（１）に示す（★１）参照）によ
ってＤ形フリップフロップ回路１２にセットされる。こ
れにより、アンド回路１０はゲートを閉じる。
Ｄ形フリップフロップ回路１２から高レベルの信号（第
３図の（４）参照）が出力されるが、ＥＯＲ回路６の出
力信号は、前述のようにＤ形フリップフロップ回路１２
がリセットされている状態において前記“１”のビット
信号ＤＯが入力されて来たとしてもＥＯＲ回路６から出
力される“０パの信号のままにある。
３図の（４）参照）が出力されるが、ＥＯＲ回路６の出
力信号は、前述のようにＤ形フリップフロップ回路１２
がリセットされている状態において前記“１”のビット
信号ＤＯが入力されて来たとしてもＥＯＲ回路６から出
力される“０パの信号のままにある。
しかしながら、第３図の（３）に示すように、前述のよ
うな“ｌ”にあったチャネル有効信号ＶＡＬＩＤが高レ
ベルにある途中において、入力されて来ているビット信
号ＤＯが、何らかの原因により“Ｏ”へ変化したとする
と（第３図の（３）参照）、それまで“０゛にあったＥ
ＯＲ回路６の出力信号はｌ”へ変わる（第３図の（５）
参照）。その°°１”の信号はアンド回路２０を介して
ＪＫ形フリップフロップ回路２２のＪ入力に印加される
。そのＪＫ形フリップフロップ回路２２において、その
“ｌ”の信号の印加後の、最初のクロック正信号遷移（
第３図の（１）に示す（★２）参照）によってその“１
″の信号が取り込まれる（セットされる）。
うな“ｌ”にあったチャネル有効信号ＶＡＬＩＤが高レ
ベルにある途中において、入力されて来ているビット信
号ＤＯが、何らかの原因により“Ｏ”へ変化したとする
と（第３図の（３）参照）、それまで“０゛にあったＥ
ＯＲ回路６の出力信号はｌ”へ変わる（第３図の（５）
参照）。その°°１”の信号はアンド回路２０を介して
ＪＫ形フリップフロップ回路２２のＪ入力に印加される
。そのＪＫ形フリップフロップ回路２２において、その
“ｌ”の信号の印加後の、最初のクロック正信号遷移（
第３図の（１）に示す（★２）参照）によってその“１
″の信号が取り込まれる（セットされる）。
ＪＫ形フリップフロップ回路２２のＱ出力に高レベルの
信号ＥＲＲＯＲが発生される（第３図の（６）参照）。
信号ＥＲＲＯＲが発生される（第３図の（６）参照）。
セットされているＤ形フリップフロップ回路１２のリセ
ット及びＪＫ形フリップフロップ回路２２のクリアは、
前述のようにして行なわれる。即ち、Ｄ形フリップフロ
ップ回路１２のリセットはチャネル有効信号ＶＡＬＩＤ
が高レベルから低レベルへの負信号遷移時に生ぜしめら
れ、ＪＫ形フリップフロップ回路２２のクリアは、エラ
ーリード信号ＥＲＲＥＡＤが入力された後における信号
＊ＥＲＲＯＲ及びクリア信号ＣＬＫの入力に応答してナ
ンド回路２４から出力される正信号遷移時に生ぜしめら
れる。
ット及びＪＫ形フリップフロップ回路２２のクリアは、
前述のようにして行なわれる。即ち、Ｄ形フリップフロ
ップ回路１２のリセットはチャネル有効信号ＶＡＬＩＤ
が高レベルから低レベルへの負信号遷移時に生ぜしめら
れ、ＪＫ形フリップフロップ回路２２のクリアは、エラ
ーリード信号ＥＲＲＥＡＤが入力された後における信号
＊ＥＲＲＯＲ及びクリア信号ＣＬＫの入力に応答してナ
ンド回路２４から出力される正信号遷移時に生ぜしめら
れる。
このようなチェック動作は、従来のパリティチェックと
異なって、データ中の各ビット毎に、しかも前述のよう
なチャネル有効信号ＶＡＬＩＤが示すチェック有効期間
中各クロック信号ＣＬＫ毎に行なわれる。
異なって、データ中の各ビット毎に、しかも前述のよう
なチャネル有効信号ＶＡＬＩＤが示すチェック有効期間
中各クロック信号ＣＬＫ毎に行なわれる。
なお、前記実施例はチャネルインタフェースのデータバ
スについて説明したが、これに限られる何らの理由はな
く、例えばチャネルインタフェースのアドレスバス、単
一又は複数の制御信号線、Ｉ１０インタフェース等、デ
ータ送受信を行なうデータ転送回路においても実施し得
る。又、ＥＯＲ回路１８から出力される信号を前記チェ
ック有効期間の間前記最初のクロック信号後のクロック
信号毎に利用装置へ出力するようにしてもよい。
スについて説明したが、これに限られる何らの理由はな
く、例えばチャネルインタフェースのアドレスバス、単
一又は複数の制御信号線、Ｉ１０インタフェース等、デ
ータ送受信を行なうデータ転送回路においても実施し得
る。又、ＥＯＲ回路１８から出力される信号を前記チェ
ック有効期間の間前記最初のクロック信号後のクロック
信号毎に利用装置へ出力するようにしてもよい。
以上述べたところから明らかなように本発明によれば、
チャネル有効信号ＶＡＬ Ｉ Ｄのチェック有効期間中
各クロック信号ＣＬＫ毎に人力データビットのチェック
を行なうようにしたので、たとえ前記チャネル有効信号
ＶＡＬＩＤのチェック有効期間中にデータ化が生じたと
しても、そのデータについてのチェックを各ビット毎に
行なうことが出来る。
チャネル有効信号ＶＡＬ Ｉ Ｄのチェック有効期間中
各クロック信号ＣＬＫ毎に人力データビットのチェック
を行なうようにしたので、たとえ前記チャネル有効信号
ＶＡＬＩＤのチェック有効期間中にデータ化が生じたと
しても、そのデータについてのチェックを各ビット毎に
行なうことが出来る。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す図、
第３図は本発明実施例のタイムチャートを示す図、第４
図はコンピュータシステムの入出力系構成図、第５図は
チャネルインタフェースにおけるタイムチャートを示す
図である。 第１図及び第２図において、 ２は第１の回路（アンド回路１４）、 ４はデータビット保持回路（アンド回路１０、インバー
タ１６、Ｄ形フリップフロップ回路１２）、６は出力回
路（ＥＯＲ回路１８、アンド回路２０、ＪＫ形フリップ
フロップ回路２２）である。
図はコンピュータシステムの入出力系構成図、第５図は
チャネルインタフェースにおけるタイムチャートを示す
図である。 第１図及び第２図において、 ２は第１の回路（アンド回路１４）、 ４はデータビット保持回路（アンド回路１０、インバー
タ１６、Ｄ形フリップフロップ回路１２）、６は出力回
路（ＥＯＲ回路１８、アンド回路２０、ＪＫ形フリップ
フロップ回路２２）である。
Claims (1)
- （１）チェック有効信号に応答してクロック信号を順次
に出力する第１の回路（２）と、前記チェック有効信号
が示すチェック有効期間内の最初のクロック信号に応答
してデータビット信号を保持するデータビット保持回路
（４）と、前記データビット信号と前記データビット保
持回路（４）の出力信号との排他的論理和を前記チェッ
ク有効期間の間前記最初のクロック信号後のクロック信
号毎に出力する出力回路（６）とを設け、 前記出力回路（６）の出力を当該データビットのチェッ
ク出力とすることを特徴とするデータビットチェック回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273333A JPH03135644A (ja) | 1989-10-20 | 1989-10-20 | データビットチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273333A JPH03135644A (ja) | 1989-10-20 | 1989-10-20 | データビットチェック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03135644A true JPH03135644A (ja) | 1991-06-10 |
Family
ID=17526428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273333A Pending JPH03135644A (ja) | 1989-10-20 | 1989-10-20 | データビットチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03135644A (ja) |
-
1989
- 1989-10-20 JP JP1273333A patent/JPH03135644A/ja active Pending
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