JPH03136178A - 任意波形発生器 - Google Patents
任意波形発生器Info
- Publication number
- JPH03136178A JPH03136178A JP27550989A JP27550989A JPH03136178A JP H03136178 A JPH03136178 A JP H03136178A JP 27550989 A JP27550989 A JP 27550989A JP 27550989 A JP27550989 A JP 27550989A JP H03136178 A JPH03136178 A JP H03136178A
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- JP
- Japan
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- waveform
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、定義された波形データを波形メモリに格納し
ておき、その格納−データを順次読み出しアナログ変換
してゆくことにより、定義波形データに対応したアナロ
グ波形を発生ずる任意波形発生器に関し、詳しくは定義
した各種波形の繰り返しおよび順序を任意に指定するこ
とのできる機能に関する。
ておき、その格納−データを順次読み出しアナログ変換
してゆくことにより、定義波形データに対応したアナロ
グ波形を発生ずる任意波形発生器に関し、詳しくは定義
した各種波形の繰り返しおよび順序を任意に指定するこ
とのできる機能に関する。
〈従来の枝術〉
従来よりこの種の任意波形発生器がある。その−例を第
５図に示す。図において、１は波形データか格納された
波形メモリ、２はアドレス発生器で、波形メモリ１より
波形データを読み出すために必要なアドレスを発生ずる
。
５図に示す。図において、１は波形データか格納された
波形メモリ、２はアドレス発生器で、波形メモリ１より
波形データを読み出すために必要なアドレスを発生ずる
。
４は演算・制ｅＲ回路で、波形メモリ１に与える波形デ
ータを波形定義式より演算して求めると共に、アドレス
発生器２からアドレスが適切に発生ずるよう制御すると
共にデジタル・アナログ変換器（以下ＤＡ変換器という
）３にアナログ変換の際に必要なクロックご与えるもの
である。
ータを波形定義式より演算して求めると共に、アドレス
発生器２からアドレスが適切に発生ずるよう制御すると
共にデジタル・アナログ変換器（以下ＤＡ変換器という
）３にアナログ変換の際に必要なクロックご与えるもの
である。
このような構成においては、予め演算・制御回路４にお
いて波形定義式を演算し出力波形の波形データを求め、
波形メモリ１に格納する。その後、アドレス発生器２に
よりアドレスを指定して波形メモリ１から波形データを
読み出Ｌ７、ＤＡ変換器３でアナログ変換する。このデ
ータ読み出しとアナログ変換動負を繰り返ずことにより
波形メモリに格納された波形データに対応したアナログ
波形を得ることかできる。
いて波形定義式を演算し出力波形の波形データを求め、
波形メモリ１に格納する。その後、アドレス発生器２に
よりアドレスを指定して波形メモリ１から波形データを
読み出Ｌ７、ＤＡ変換器３でアナログ変換する。このデ
ータ読み出しとアナログ変換動負を繰り返ずことにより
波形メモリに格納された波形データに対応したアナログ
波形を得ることかできる。
なお、最終的にはこのＤＡ変換器の出力波形を更にロー
パスフィルタ等を通してなめらかな波形に整形するが、
それについてはここでは直接に関係がないため図示およ
びその説明は省略する。
パスフィルタ等を通してなめらかな波形に整形するが、
それについてはここでは直接に関係がないため図示およ
びその説明は省略する。
このような任意波形発生器では、任意の波形を定義し、
それに対応したアナログ波形を得ることができる。なお
、予め数種類の波形データを波形メモリに格納しておき
、指定によりその内から所望の波形データを繰り返し出
力したり、あるいは各種波形データの出力ＩＩＮ序を適
宜に変えて出力することもできるようになっている。
それに対応したアナログ波形を得ることができる。なお
、予め数種類の波形データを波形メモリに格納しておき
、指定によりその内から所望の波形データを繰り返し出
力したり、あるいは各種波形データの出力ＩＩＮ序を適
宜に変えて出力することもできるようになっている。
〈発明か解決しようとする課題〉
しかしながら、従来の任意波形発生器では、各種波形の
出力順序を切り替える場合は手動により指定して行なう
なめ、操作が煩雑であったり、切り替え操作のために波
形出力か中断し連続的な出力波形か得られないという問
題があった。
出力順序を切り替える場合は手動により指定して行なう
なめ、操作が煩雑であったり、切り替え操作のために波
形出力か中断し連続的な出力波形か得られないという問
題があった。
この場合、１−リカ入力により出力順序を自動的に切り
替え、切り替え時も出力が中断することなく連続的に波
形か出力されれば、大変便利であることは言うまでもな
い。
替え、切り替え時も出力が中断することなく連続的に波
形か出力されれば、大変便利であることは言うまでもな
い。
本発明の目的は、このような点に鑑みてなされたもので
、複数種類の連続繰り返し波形をトリガ入力によって順
次切り替えることができる任意波形発生器を堤供するこ
とにある。
、複数種類の連続繰り返し波形をトリガ入力によって順
次切り替えることができる任意波形発生器を堤供するこ
とにある。
く課題を解決するための手段〉
このような目的を達成するための本発明は、定義された
波形データを波形メモリに格納しておき、その格納デー
タを順次読み出しアナログ変換してゆくことにより、定
義波形データに対応したアナログ波形を発生ずる任意波
形発生器であって、 前記波形メモリに格納する複数種類の波形データを定義
式よりそれぞれ演算により求めると共に、各部に与える
データおよび信号を発生して制御する制御・演算回路と
、 複数種類の波形データを出力する際、前記制御・演算回
路より与えられる出力波形のファーストアドレスおよび
ラストアドレスを記憶するシーケンス記憶手段と、 このシーケンス記憶手段より与えられるファーストアド
レスとラストアドレスか設定されるアドレス記憶手段と
、 前記波形メモリから９２−夕を読み出す時に波形メモリ
に与えるアドレスを発生するもので、ロード信号が与え
られた後に前記制御・演算回路から入力される最初のク
ロックの立ち上がりで前記アドレス記憶手段からのファ
ース１へアドレスか初期値としてセットされ、入力され
るクロックに応じてアドレスをインクリメントして出力
するアドレス発生手段と、 このアドレス発生手段から出力されるアドレスと前記ア
ドレス記憶手段に記憶されたラス）〜アドレスとを比較
し、一致した時には前記ロード信号としても利用される
一致信号を出力するラス）・アドレス検出手段と、 外部からの１〜リカを受けた後、前記ラスｌ−アドレス
検出手段からの一致信りに同期して、トリガ信号が入力
された時点で前記シーケンス記憶手段に格納されたファ
ーストアドレス用 ドレスを前記アドレス記憶手段に記憶させるために必要
な波形切替信号を送出する波形切替回路を具僑したこと
を特徴とする。
波形データを波形メモリに格納しておき、その格納デー
タを順次読み出しアナログ変換してゆくことにより、定
義波形データに対応したアナログ波形を発生ずる任意波
形発生器であって、 前記波形メモリに格納する複数種類の波形データを定義
式よりそれぞれ演算により求めると共に、各部に与える
データおよび信号を発生して制御する制御・演算回路と
、 複数種類の波形データを出力する際、前記制御・演算回
路より与えられる出力波形のファーストアドレスおよび
ラストアドレスを記憶するシーケンス記憶手段と、 このシーケンス記憶手段より与えられるファーストアド
レスとラストアドレスか設定されるアドレス記憶手段と
、 前記波形メモリから９２−夕を読み出す時に波形メモリ
に与えるアドレスを発生するもので、ロード信号が与え
られた後に前記制御・演算回路から入力される最初のク
ロックの立ち上がりで前記アドレス記憶手段からのファ
ース１へアドレスか初期値としてセットされ、入力され
るクロックに応じてアドレスをインクリメントして出力
するアドレス発生手段と、 このアドレス発生手段から出力されるアドレスと前記ア
ドレス記憶手段に記憶されたラス）〜アドレスとを比較
し、一致した時には前記ロード信号としても利用される
一致信号を出力するラス）・アドレス検出手段と、 外部からの１〜リカを受けた後、前記ラスｌ−アドレス
検出手段からの一致信りに同期して、トリガ信号が入力
された時点で前記シーケンス記憶手段に格納されたファ
ーストアドレス用 ドレスを前記アドレス記憶手段に記憶させるために必要
な波形切替信号を送出する波形切替回路を具僑したこと
を特徴とする。
く作用〉
アドレス発生手段より波形メモリに与えるアドレスを発
生しつつ、ラストアドレス検出手段によりそのアドレス
かラストアドレスになったかどうかを常時監視する。
生しつつ、ラストアドレス検出手段によりそのアドレス
かラストアドレスになったかどうかを常時監視する。
一方波形切暑回路においては、トリガ入力あった場合、
その後ラストアドレス検出手段から出力される一致信号
に同期して、アドレス発生手段に取り込むファーストア
ドレスを更新するだめの波形切替信号を発生ずる。
その後ラストアドレス検出手段から出力される一致信号
に同期して、アドレス発生手段に取り込むファーストア
ドレスを更新するだめの波形切替信号を発生ずる。
これにより、新たな波形データに切り替えられ出力され
るようになる。
るようになる。
く実雌例〉
以下図面を参照して本発明の詳細な説明する。
第１図は本発明に係る任意波形発生器の一実施例を示す
構成図である。図において、１は各種の波形データが格
納される波形メモリ、３は波形メモリ１より出力される
データをアナログ変換して出力するＤＡ変換器、４は波
形メモリ１に格納する複数種類の波形データを定義式よ
りそれぞれ演算により求めると共に、各部に与えるデー
タおよび信号を発生して制御する制御・演算回路である
。
構成図である。図において、１は各種の波形データが格
納される波形メモリ、３は波形メモリ１より出力される
データをアナログ変換して出力するＤＡ変換器、４は波
形メモリ１に格納する複数種類の波形データを定義式よ
りそれぞれ演算により求めると共に、各部に与えるデー
タおよび信号を発生して制御する制御・演算回路である
。
１０はシーケンス記憶手段で、複数種類の波形データを
出力する際に前記制御・演算回路４より与えられる出力
波形のファーストアドレスおよびラストアドレスを記憶
するものである。
出力する際に前記制御・演算回路４より与えられる出力
波形のファーストアドレスおよびラストアドレスを記憶
するものである。
２０はシーケンス記憶手段１０より与えられるファース
トアドレス用 る７′ドレス記憶手段である。なお、このアドレス記憶
手段は、通常レジスタか使用され、ファーストアドレス
用とラス１−アドレス用に別個のレジスタを使用する構
成となっている。
トアドレス用 る７′ドレス記憶手段である。なお、このアドレス記憶
手段は、通常レジスタか使用され、ファーストアドレス
用とラス１−アドレス用に別個のレジスタを使用する構
成となっている。
３０は波形メモリ１からデータを読み出す時に波形メモ
リに与えるアドレスを発生するアドレス発生手段で、ア
ドレスレジスタ２０のファーストアドレス用 えられるりＩ７ツクに応じて出力アドレスをインクリメ
ントするもので、通常アップカウンタか使用される。
リに与えるアドレスを発生するアドレス発生手段で、ア
ドレスレジスタ２０のファーストアドレス用 えられるりＩ７ツクに応じて出力アドレスをインクリメ
ントするもので、通常アップカウンタか使用される。
４０はラス１〜アドレス検出手段で、アドレス発生手段
３０から出力されるアドレスかラストアドレスになった
ことを検出するものであり、通常デジタル比較器か使用
される。そして、アドレス発生手段３０から出力される
アドレスが前記ラストアドレスに一致した場合には一致
信号か出力され、この一致信−りはアドレス発生手段３
０にロード信号（ファースＩ・アドレスをロードするた
めの信号）として与えられる。
３０から出力されるアドレスかラストアドレスになった
ことを検出するものであり、通常デジタル比較器か使用
される。そして、アドレス発生手段３０から出力される
アドレスが前記ラストアドレスに一致した場合には一致
信号か出力され、この一致信−りはアドレス発生手段３
０にロード信号（ファースＩ・アドレスをロードするた
めの信号）として与えられる。
５０は波形切替回路で、ある波形を出力している途中で
他の波形に出力を切り替えるための波形切替信号を発生
するもので、外部からのトリガを受けた後、現に出力中
の波形かラストアドレスになったときに、波形切替信号
を出力するようになっている。
他の波形に出力を切り替えるための波形切替信号を発生
するもので、外部からのトリガを受けた後、現に出力中
の波形かラストアドレスになったときに、波形切替信号
を出力するようになっている。
第２図は波形切替回路５０の一具体例で、Ｄ形フリップ
フロップを２段接続した構成である。初段のフリップフ
ロップ５１のＤ入力端には常時ＨＩＧＨレベルの信号か
供給されていて、１〜リガ入力が入るとその立ち」二が
りにより出力ＱがＨＩＧＨとなる。２段目のフリップフ
ロップ 段の７リツグフロツグのＱ出力信号がＤ入力端に入力さ
れており、またラストアドレス検出１段４０からの一致
ｆ言号かクロックとして尋かれている。
フロップを２段接続した構成である。初段のフリップフ
ロップ５１のＤ入力端には常時ＨＩＧＨレベルの信号か
供給されていて、１〜リガ入力が入るとその立ち」二が
りにより出力ＱがＨＩＧＨとなる。２段目のフリップフ
ロップ 段の７リツグフロツグのＱ出力信号がＤ入力端に入力さ
れており、またラストアドレス検出１段４０からの一致
ｆ言号かクロックとして尋かれている。
なお、２段目の出力Ｑは２つのフリップフロップのクリ
ア信号として利用される。
ア信号として利用される。
このような波形切替回路では、トリガ入力により初段の
フリップフロップのＱ出力がＨＩ Ｇ Ｈレベルとなり
、その後一致信号が入力されると２段目のフリップフロ
ップの出力ＱがＨＩＧＨとなる。
フリップフロップのＱ出力がＨＩ Ｇ Ｈレベルとなり
、その後一致信号が入力されると２段目のフリップフロ
ップの出力ＱがＨＩＧＨとなる。
２段目のフリップフロップの出力Ｑが］−Ｉ Ｉ Ｇ
Ｈになると、２つのフリップフロップは同時にクリアさ
れ、各出力Ｑは１．、 ＯＷとなる。ただし、クリア信
号が入力されてから出力ＱがＬＯＷになるまではわずか
な遅れ（フリップフロップにおける特有な遅れ時間幅Ｔ
ｐｄ）があるため、２段目のフリップフロップの出力Ｑ
はパルス幅′ｒａｄのパルス信号となる。このパルス信
号が波形切替信号として利用される。
Ｈになると、２つのフリップフロップは同時にクリアさ
れ、各出力Ｑは１．、 ＯＷとなる。ただし、クリア信
号が入力されてから出力ＱがＬＯＷになるまではわずか
な遅れ（フリップフロップにおける特有な遅れ時間幅Ｔ
ｐｄ）があるため、２段目のフリップフロップの出力Ｑ
はパルス幅′ｒａｄのパルス信号となる。このパルス信
号が波形切替信号として利用される。
このような構成における動作を第３図のタイムチャート
を参照して次に説明する。制御・演算回路４からの指示
により、アドレス記憶手段２０にはシーケンス記憶手段
１０から与えられる波形（例えば波形Ａ）のファースト
アドレスとラストアドレスが予め格納されている。アド
レス発生手段３０は波形Ａのファーストアドレスをロー
ドし、クロックが入力されるごとにインクリメントして
ゆく。
を参照して次に説明する。制御・演算回路４からの指示
により、アドレス記憶手段２０にはシーケンス記憶手段
１０から与えられる波形（例えば波形Ａ）のファースト
アドレスとラストアドレスが予め格納されている。アド
レス発生手段３０は波形Ａのファーストアドレスをロー
ドし、クロックが入力されるごとにインクリメントして
ゆく。
ラストアドレス検出手段４０はアドレス発生手段３０の
出力を監視しており、ラストアドレスと一致すると一致
信″：ｊ（パルス信号）を発生ずる。
出力を監視しており、ラストアドレスと一致すると一致
信″：ｊ（パルス信号）を発生ずる。
この一致信号は、アドレス発生手段３０のロード信号と
なり、制御・演算回路４からのクロックか入ったときに
アドレス発生手段３０には再び波形Ａのファーストアド
レスがセットされる。
なり、制御・演算回路４からのクロックか入ったときに
アドレス発生手段３０には再び波形Ａのファーストアド
レスがセットされる。
ファーストアドレスとラストアドレスの値が変わらない
限り、アドレス発生手段３０はこの動作を繰り返し、波
形Ａに対するアドレスを繰り返し出力する。これにより
波形メモリ１より波形Ａのデータが順次出力され、ＤＡ
変換器３より波形Ａ対応のアナログ波形が出力される。
限り、アドレス発生手段３０はこの動作を繰り返し、波
形Ａに対するアドレスを繰り返し出力する。これにより
波形メモリ１より波形Ａのデータが順次出力され、ＤＡ
変換器３より波形Ａ対応のアナログ波形が出力される。
このようにして、出力波形Ａの無限ループが実現される
。
。
さて、波形Ａの出力中において、トリガ（波形Ｂに切り
脅える旨の指示）が入力されると［第３図（ｂ）１、波
形切替回路５０は、その後に発生する一致信り「第３図
の（ｄ）」のタイミング１ ２ （立ち−Ｅがり）に同期した波形切替信号［第３図の（
ｅ）］を発生する。
脅える旨の指示）が入力されると［第３図（ｂ）１、波
形切替回路５０は、その後に発生する一致信り「第３図
の（ｄ）」のタイミング１ ２ （立ち−Ｅがり）に同期した波形切替信号［第３図の（
ｅ）］を発生する。
他方、１〜リカが入力された時、制御・演算回路４の制
御によりシーケンス記憶手段１０には波形Ｂのファース
トアドレスとラストアドレスが出力される。したがって
、前記波形切替借りが発生した時点ではすでにシーケン
ス記憶手段１０からは波形Ｂのファーストアドレスとラ
ストアドレスが出力されており、波形切替信号によりア
ドレス記憶手段２０の内容は波形Ｂのファーストアドレ
スおよびラス１−アドレスに更新される［第３図の（ｆ
）］。
御によりシーケンス記憶手段１０には波形Ｂのファース
トアドレスとラストアドレスが出力される。したがって
、前記波形切替借りが発生した時点ではすでにシーケン
ス記憶手段１０からは波形Ｂのファーストアドレスとラ
ストアドレスが出力されており、波形切替信号によりア
ドレス記憶手段２０の内容は波形Ｂのファーストアドレ
スおよびラス１−アドレスに更新される［第３図の（ｆ
）］。
アドレス発生手段３０には波形Ｂのファーストアドレス
が同期ロードされる（ロード信号の入力後の最初のクロ
ックの立ち−Ｆがってセットされる）。その後は前記無
限ループの場合と同様の動作に従い波形Ｂが出力される
。
が同期ロードされる（ロード信号の入力後の最初のクロ
ックの立ち−Ｆがってセットされる）。その後は前記無
限ループの場合と同様の動作に従い波形Ｂが出力される
。
以上のようにして、波形切り替えを連続的に行なうこと
ができる。
ができる。
なお、切り替える波形はＡ、Ｂの２種類に限定されるも
のではなく、複数種の波形を任意の順序で切り替えて行
くことが可能である。
のではなく、複数種の波形を任意の順序で切り替えて行
くことが可能である。
本発明の応用例について次に述べる。例えば、ディスク
からの読み出し波形では、ピーク値の変化により読み出
しエラーを起こすことがある。このようなアプリケーシ
ョンでは、ピーク値を徐々に増加または減少させて、読
み出しエラーが起こり始める値を調べる必要がある。本
発明の任意波形発生器の波形切り替え機能を用いれば、
第４図に示すようにピーク値の異なる数種類の波形を用
意しておき、それらの波形をトリガ入力により適宜切り
替えて発生させることにより、読み出しエラーが起こり
始める波形を調べることができ、その波形のピーク値も
容易に求めることができる。
からの読み出し波形では、ピーク値の変化により読み出
しエラーを起こすことがある。このようなアプリケーシ
ョンでは、ピーク値を徐々に増加または減少させて、読
み出しエラーが起こり始める値を調べる必要がある。本
発明の任意波形発生器の波形切り替え機能を用いれば、
第４図に示すようにピーク値の異なる数種類の波形を用
意しておき、それらの波形をトリガ入力により適宜切り
替えて発生させることにより、読み出しエラーが起こり
始める波形を調べることができ、その波形のピーク値も
容易に求めることができる。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、トリガ入
力後、波形切り替えのタイミングで波形切り替え信号を
発生ずる波形切替回路を設けたことにより、複数種類の
波形をトリガ入力により自動的に順次切り替えることが
でき、波形切り替え時に波形出力を中断することなく連
続的に出力することもできるという効果がある。
力後、波形切り替えのタイミングで波形切り替え信号を
発生ずる波形切替回路を設けたことにより、複数種類の
波形をトリガ入力により自動的に順次切り替えることが
でき、波形切り替え時に波形出力を中断することなく連
続的に出力することもできるという効果がある。
第１図は本発明に係る任意波形発生器の一実施例を示ず
構成図、第２図は波形切替回路の一具体例、第３図は動
作を説明するためのタイムヂャ−１・、第４図は出力波
形例を示す図、第５図は従来の任意波形発生器の一例を
示す構成図である。 １・・・波形メモリ、３・・司）Ａ変換器、４・・・制
御・演算回路、１０・・・シーゲンス記憶手段、２０・
・・アドレス記憶手段、３０・・・アドレス発生手段、
４０・・・ラストアドレス検出手段、５０・・・波形切
替回路。
構成図、第２図は波形切替回路の一具体例、第３図は動
作を説明するためのタイムヂャ−１・、第４図は出力波
形例を示す図、第５図は従来の任意波形発生器の一例を
示す構成図である。 １・・・波形メモリ、３・・司）Ａ変換器、４・・・制
御・演算回路、１０・・・シーゲンス記憶手段、２０・
・・アドレス記憶手段、３０・・・アドレス発生手段、
４０・・・ラストアドレス検出手段、５０・・・波形切
替回路。
Claims (1)
- 【特許請求の範囲】 定義された波形データを波形メモリに格納しておき、
その格納データを順次読み出しアナログ変換してゆくこ
とにより、定義波形データに対応したアナログ波形を発
生する任意波形発生器であつて、 前記波形メモリに格納する複数種類の波形データを定義
式よりそれぞれ演算により求めると共に、各部に与える
データおよび信号を発生して制御する制御・演算回路と
、 複数種類の波形データを出力する際、前記制御・演算回
路より与えられる出力波形のファーストアドレスおよび
ラストアドレスを記憶するシーケンス記憶手段と、 このシーケンス記憶手段より与えられるファーストアド
レスとラストアドレスが設定されるアドレス記憶手段と
、 前記波形メモリからデータを読み出す時に波形メモリに
与えるアドレスを発生するもので、ロード信号が与えら
れた後に前記制御・演算回路から入力される最初のクロ
ックの立ち上がりで前記アドレス記憶手段からのファー
ストアドレスが初期値としてセットされ、入力されるク
ロックに応じてアドレスをインクリメントして出力する
アドレス発生手段と、このアドレス発生手段から出力さ
れるアドレスと前記アドレス記憶手段に記憶されたラス
トアドレスとを比較し、一致した時には前記ロード信号
としても利用される一致信号を出力するラストアドレス
検出手段と、 外部からのトリガを受けた後、前記ラストアドレス検出
手段からの一致信号に同期して、トリガ信号が入力され
た時点で前記シーケンス記憶手段に格納されたファース
トアドレスおよびラストアドレスを前記アドレス記憶手
段に記憶させるために必要な波形切替信号を送出する波
形切替回路を具備し、複数種類の波形を自動的に切り替
えて出力できるようにしたことを特徴とする任意波形発
生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27550989A JP2544210B2 (ja) | 1989-10-23 | 1989-10-23 | 任意波形発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27550989A JP2544210B2 (ja) | 1989-10-23 | 1989-10-23 | 任意波形発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136178A true JPH03136178A (ja) | 1991-06-10 |
| JP2544210B2 JP2544210B2 (ja) | 1996-10-16 |
Family
ID=17556473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27550989A Expired - Lifetime JP2544210B2 (ja) | 1989-10-23 | 1989-10-23 | 任意波形発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2544210B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8682177B2 (en) | 2006-06-23 | 2014-03-25 | National Institute Of Information And Communications Technology | Super high speed optical frequency sweeping technology |
| JP6173645B1 (ja) * | 2016-04-22 | 2017-08-02 | 三菱電機株式会社 | デジタルアナログ変換装置、制御装置、及び制御システム |
-
1989
- 1989-10-23 JP JP27550989A patent/JP2544210B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8682177B2 (en) | 2006-06-23 | 2014-03-25 | National Institute Of Information And Communications Technology | Super high speed optical frequency sweeping technology |
| JP6173645B1 (ja) * | 2016-04-22 | 2017-08-02 | 三菱電機株式会社 | デジタルアナログ変換装置、制御装置、及び制御システム |
| WO2017183192A1 (ja) * | 2016-04-22 | 2017-10-26 | 三菱電機株式会社 | デジタルアナログ変換装置、制御装置、及び制御システム |
| KR20180121998A (ko) | 2016-04-22 | 2018-11-09 | 미쓰비시덴키 가부시키가이샤 | 디지털 아날로그 변환 장치, 제어 장치, 및 제어 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2544210B2 (ja) | 1996-10-16 |
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