JPH03136367A - ワード消去形の電気的に消去可能なプログラマブル固定メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は電気的に消去可能なプログラマブル固定メモ
リ装置、特にＡＣＥ又はＡＣＥＥ　（高級無接点ＥＰＲ
ＯＭ又はＥＥＰＲＯＭ）と呼ばれる埋込みビット線７レ
イ構造を持つこの様な装置に関する。・この発明はワー
ド消去能力を持つこの様なアレイを対象とする。

従来の技術及び課題 アレイに対するビット線として、厚いフィールド酸化物
領域の下にドープされた埋込み線、普通はｎ十形の導電
型にドープされた結晶シリコンを利用する埋込みビット
線ＥＰＲＯＭ又はＥＥＰＲＯＭアレイが知られている。

この時ドープされた線が、メｔす・セルのトランジスタ
のソース／ドレイン領域として作用する。高級無接点ア
レイ形の共形的なＥＰ、ＲＯＭが、例えば１９８７年１
０月１３日に付与されて、出願人に譲渡された米ｌ特許
第４，６９８．９００号に記載されている。

絶縁体を介しての電荷のトンネル作用により、１個のメ
モリ・セルの情報を消去すると共に情報をプログラムす
るＥＥＰＲＯＭ（電気的に消去可能なプログラマブル固
定メｔす）が開発されている。こう云う装置は、１９８
６年ＩＥＤＭダイジ。

ニス１−・オプ・テクニカル・ペーパーズ誌、第５８０
頁乃至第５８３頁所載のＳ、ライ他の論文「今日の支配
的なＥ２技術の比較と傾向」に記載されている。

なだれ注入又はトンネル作用の何れかによってプログラ
ムし、トンネル作用によって消去するフラッシュＥＥＰ
ＲＯＭの様な混成形のＥ　Ｆ、　Ｐ　ＲＯＭも知られて
いる。こう云う装置は一般的に、メモリ・アレイ全体を
一度に電気的に消去する様なバルク消去に限られていた
。なｌどれ注入によってプログラムされ、トンネル作用
によって消去されるフラッシュ形ＥＥＰＲＯＭの一例が
、１９８５年ｌ５ＳＣＣダイジエスト・オン・テクニカ
ル・ペーパーズ誌、第１６８頁乃至第１６９頁所載のＦ
、マツオカ他の論文［３レベル・ポリシリコン技術を用
いた２５６にフラッシュ形Ｅ　Ｅ　Ｐ　ＲＯＭ　Ｊに記
載されている。

課題を解決づる為の手段及び作用 この発明はワード消去能力を持つＥ［ＰＲＯＭを対象と
する。更にこのＥＥＰＲＯＭは埋込みビット線形式を用
いて作ることができる。そのゲートをＥＥＰＲＯＭアレ
イのワード線に接続し、ソース／ドレイン電極の一方を
ワード消去線に接続し、ソース／ドレイン電極の他方を
制御ゲート線に接続したワード消去トランジスタを作る
ことができる。制御ゲート線は、１ワードを構成りる特
定の数の記憶トランジスタに共通である。

この、１発明の形式のＥＥＰＲＯＭでは、従来のフラッ
シュ形ＥＥＦＲＯＭに於りる様に、アレイ全体ではなく
、１個のワード、例えば、１バイ１〜又は２バイト・ワ
ードを消去し、再びブ［１グラムすることができる。

この発明では、プロレスの変更を惨く僅かにすると共に
、プロセスの追加の工程を最小限にして、標準的な埋込
みビット線プロヒスにＪ、つ工、ワード消去形のＥＥＰ
ＲＯＭを￥Ｊ造づることができる。

更にこの発明では、埋込みビット線アーキテクチｌ！を
用いてワード消去形のＥＥＰＲＯＭをｖＪ造することが
でき、記憶、制御及び消去トランジスタは最低限の面積
内に構成することができる。

実　　施　　例 次に第１図についてこの発明の一実施例のワード消去形
のＥＥＰＲＯＭの回路形式を説明する。

多数（ｎ個）の記憶トランジスタ１３乃至１３ｎが設（
）られ、制御ゲートが共通にワード消去トランジスタ１
１のソース／ドレイン領域に接続されている。ワード消
去トランジスタ１１の他りのソース／ドレイン領域がワ
ード消去線１４に接続される。各々の記憶トランジスタ
１３−・１３ｎのソース／ドレイン領域がビット線１５
乃至１５　ｎ　＋１に接続されている。各々の記憶トラ
ンジスタ１３−１３ｎの他方のソース／ドレイン領域が
通過トランジスタ１２乃至１２ｎのソース／ドレイン領
域に接続されている。各々の通過トランジスタ１２−１
２ｎの他方のソース／ドレイン領域が、夫々ビット線１
５乃至１５ｎに接続されている。

通過トランジスタ１２−１２ｎのゲート並びにワード消
去トランジスタ１１のゲートが１木のワード線１６に接
続される。第１図に示ず様に、各々の記憶トランジスタ
１３−１３ｎは、浮動（７０−ティング）ゲートを持ち
、各々の浮動ゲートは、図示の様に薄いトンネル作用の
窓を有する。第１図に示づ回路形式では、１個のワード
消去トランジスタ１１及びワード消去線１４に、８個又
は１６個と云う様な特定された数の通過トランジスタと
記憶トランジスタの対が付設されている。その場合、標
準的なＥＥＰＲＯＭアレイでは、バイト消去）・ランジ
スタ１１及びワード消去線１４が、８個又は１６個のビ
ット（記憶トランジスタ）ごとに、又は希望する数ごと
に、繰返えされる。こ）に示した形式は、１度に１本の
ワード線を消去Ｊる為に、１つの消去トランジスタ及び
消去線だけを使う場合にも用いることができると考えら
れる。

この発明のＥＥＰＲＯＭのメモリ・セルのワードの動作
を、第１図１１トびに下記の表にまとめて承ず。

消去 μｍ込み 読　　取 バイト消去線１４ 高ボルト アース 低ボルト ビット線１５ アース 高ボルト 低ボルト アース　　　　高ボルト　　　　＾ボルト浮　初　　　
　高ボルト　　　　アースアース　　　　低ボルト　　
　　低ボルト次にこの発明の一実施例のＥＥＰＲＯＭの
配置を第２ａ図及び第２ｂ図について説明する。これら
の図はＥＥＰＲＯＭ集積回路の４個のセルのＬ（板レベ
ルと、この基板レベルに重なる接点レベル及び導体レベ
ルの著しく拡大した図である。第２ａ図及び第２ｂ図の
回路の一部分のバイト消去線１４は、第３図及び第４図
の断面図に示す様に、厚手の酸化物の下に埋込まれた基
板のドープされたｎ＋形領領域様な埋込みの導電線であ
る。ヒツト１５ｉ１１５．１５　　及び１５２も埋込み
ビット線であり、例えば厚い酸化物層の下にあるｎ十形
にドープされた線であり、これが後で説明する様に、メ
モリ・セルの通過トランジスタ及び記憶トランジスタの
ソース／ドレイン領域として作用する。

パターンぎめした厚手のフィールド酸化物領域２６が、
区域３１、区域３２及び区ｔ４３３を除いて、ワード消
去線１４及びビット線１５．１５．１５２を隔離する。

これらの区域は、ワード消去トランジスタ、通過トラン
ジスタ及び記憶トランジスタを夫々形成することができ
る様にする。接点穴２３は、ワード消去トランジスタの
ソース／ドレイン領域を形成り゛る埋込み８３４から制
御ゲート線１７へ接点をつけることができる様にする。

通過トランジスター　２−１２ｎ及び記憶トランジスタ
ー３−１３ｎのソース／ドレイン領域を形成する埋込み
ｎ十形の線３５の上の厚手の酸化物層にトンネル窓２４
を切込む。これらのトンネル窓２４は、現在開発されて
いるセルファライン方法を含めた幾つかの公知の製造方
法の何れかに従って、パターンぎめしてエッチすること
ができる。

これらのトンネル窓２４の耐要なパラメータは、埋込み
ｎ十形領域２８の上にある酸化物の厚さが、記憶トラン
ジスタ１３−１３ｎに対する書込み並びに／又は消去を
行なう為に、周知のトンネル現象が起こり得る督に薄く
なければならないと云うことである。

浮動ゲート領域２１は、第ルベルの多結晶シリコン（ポ
リシリコン）であってよいが、記憶トランジスタ１３−
１３ｎの浮動ゲートを形成する。

これらの浮動ゲート領域がトンネル窓２４に重なると共
に、記憶トランジスタ１３−１３ｎのソース／ドレイン
領域の間の薄い酸化物領域にも重なる。更に、ストラッ
プ隔離領域２５は同じ第ルベルのポリシリコン層で形成
することができる。

こう云う隔離領域２５を使う場合、周知の様に、ワード
線が基板から更に隔離される。

ワード線１６は、第２レベルのポリシリコン層で形成す
ることができるが、図示の様に水平方向に伸び、基板レ
ベルに小なり、区域３１の上でワード消去トランジスタ
１１のゲートを形成すると共に、区域３２の上で通過ト
ランジスタ１２−１２０のゲートを形成する。

制御ゲート線１７も第２レベルのポリシリコンで形成す
ることができる。これらの線１７も図示の様に水平方向
に伸び、浮動ゲート領域２１に重なり、その間に絶縁層
（例えば二酸化シリコン）がある。これらの線１７が記
憶トランジスタ１３１３ｎの制御ゲートを形成する。

接点ストラップ２２は、アルミニウムの様な金属であっ
てよいが、接点穴２３．３６にはいり込んで、厚手の酸
化物層３７を介して埋込みｎ十形領域３４及び制御ゲー
ト線１７に接触し、こうしてワード消去トランジスタ１
１のソース／ドレイン領域を記憶トランジスタ１３−１
３ｎの制御ゲートと電気接続する。

切断ＩＡＡ’及び８Ｂ’で切った、第３図及び第４図に
示すＥＥＰＲＯＭ集積回路の断面図並びに以下の説明か
ら、この発明のこの伯の実施例が更によく理解されよう
。

基板３５は、必要に応じてｐ形不純物でドープした単結
晶シリコンであってよいが、それが回路の下にある。埋
込みｎ十形領域１４が厚手の酸化物領域２９の下にあり
、第４図に示す様に、ワード消去線１４を形成すると共
に区域３１でワード消去トランジスター１のソース／ド
レイン領域を形成覆る。厚手のフィールド酸化物領域２
６が埋込みｎ十形領域を隔離すると共に、ワード線１６
を基板の領域から分離する、 埋込みｎ十形領域３４が、第４図に示寸様に、ワード浦
人トランジスター１のソース／ドレイン領域として作用
し、厚手の酸化物領域によって覆われている。接点穴２
３がこの厚手の酸化物の中に、押込みｎ十形領域３４に
達するまでエッチされる。

埋込みｎ十形領域１５　、１５１　、１５２も厚手の酸
化物領域２９の下にあり、埋込みビット線１５．１５　
．１５２と通過トランジスター２−１２ｎ及び記憶トラ
ンジスター３−１３ｎのソース／ドレイン領域を形成す
る。

埋込みｎ十形領域２８も厚手の酸化物領域の下にあり、
通過トランジスタ１２−１２ｎ及び記憶トランジスタ１
３−１３ｎの他方のソース／ドレイン領域を形成し、こ
れらのトランジスタのセルの対を電気接続する。例えば
、通過トランジスタ１２と記憶トランジスタ１３のソー
ス／ドレインどうしを接続する。埋込みｎ十形領域２８
の上方の厚手の酸化物領域には、ｎ十形領域に達するト
ンネル穴２４がエッチされている。その後、ｎ十形領域
の上に酸化物又はその他の絶縁体の極く薄い層が形成さ
れる。

第１のレベルのポリシリコン層が、浮動ゲート２１及び
ストラップ隔離領Ｗｔ２５を形成づる様にパターンぎめ
されてエッチされる。浮動ゲート２１（記憶ゲート）が
トンネル窓の穴２４にはいり込むと共に、領域３３に重
なって、記憶トランジスタ１３−１３ｎの浮動ゲート（
記憶ゲート）を形成する。薄い絶縁層３０、例えば二酸
化シリコンに窒化シリコンを加えたちのが、第１のポリ
シリコン層の上に形成されて、その層を第２のポリシリ
コン層の領域から隔離する。接点窓２３をこの絶縁Ｆｉ
３０を通ることに注意されたい。

第２の導電層、例えばポリシリコンが公知の形でパター
ンぎめされてエッチされ、ワード線１６及び制御ゲート
線１７を形成する。ワード線１６はワード消去トランジ
スタ１１及び通過トランジスタ１２−１２　ｒｌのゲー
トをも形成する。制御ゲート線１７は記憶トランジスタ
１３−１３　ｎの制御ゲートをも形成する。

ｙ４電スｉ・ラップ２２が接点窓２３及び接点窓３６に
はいり込／υで、制御ゲート線１７と電気的に接触する
。ストラップ２２が制御ゲート線１７に重なることが示
されているが、このストラップ２２は制御ゲート線１７
の下にあってもよい。専電ストラップ２２は、金属、例
えばアルミニウムであってよく、周知の方法によってパ
ターンぎめされてエッチされる。

従って、ワード消去トランジスタ１１がワード消去線１
４から埋込みｎ十形領１ａ３４まで、区域３１を横切っ
て形成され、ワードｌ１ｌ１６がワード消去トランジス
タのゲートとして作用づることが理解されよう。その後
、埋込みｎ十領域３４によって形成されたワード消去ト
ランジスタ１１のソース／ドレイン領域が、制御ゲート
線１７により、多数（ｎ個）の記憶トランジスタ１３−
１３ｎの制御ゲートにストラップによって電気接続され
、こうしてｎ個の記憶トランジスタ１３のワード消去線
シ 第２ａ図及び第２ｂ図と以上の説明は、何れも２つのメ
七り・セルの消去モードを制御ηる２つのワード消去ト
ランジスタで構成された、この発明のＥＥＰＲＯＭアレ
イの−・部分を示すに過ぎない。図示の各々のメモリ・
セルは通過トランジスタと記憶トランジスタの対で構成
される。従って、第２ａ図及び第２ｂ図に示したＥＥＰ
ＲＯＭ集積回路の一部分には、合計４個のメモリ・セル
が示されている。この発明のＥＥＰＲＯＭが、公知の様
に、何千個又は何百万個ものメモリ・セルと、行復号器
及び列復号器と読取／書込み選択回路の様な公知の関連
する制御回路とを含むごとを承知されたい。

更にこ）で説明した実施例は、シリコン製造技術の場合
について説明した。然し、シリコン材料を使うと云った
場合であっても、既知の性質及び製造方法に従って、他
の材料に差替えてもよいことを承知されたい。更に、こ
）で述べたドーピングの）ト類は、やはり公知の様に、
反対のドーピングの型であってもよい。

この発明を図示の実施例について説明したが、この説明
はこの発明を制約するものと解してはならない。以−ヒ
の説明から当業者には図示の実施例の秤々の変更並びに
この発明のその他の実施例が容易に考えられよう。従っ
て、特許請求の範囲は、この発明の範囲内に含まれるこ
の様な変更又は実施例をも含むものであることを承知さ
れたい。

以上の説明に関連して、この発明は更に下記の実ＩＭ態
様を有する。

（１）　　行及び列に作動的に配向されたメモリ・セル
を持つワード消去形の電気的に消去可能なプログラマブ
ル固定メモリ回路に於いｔ、ｍを正の整数、ｎを行内に
あるセルの数をｎｌで除した数として、前記メモリ・セ
ルの各行がｍ個のワード消去トランジスタを有し、各々
のワード消去トランジスタは１行の内のｎ・個のメモリ
・セルに電気接続されていて、消去リイクルの間、該ｎ
個のメモリ・セルを制御するワード消去形の電気的に消
去可能なプログラマブル固定メモリ回路。

（２）　　（１）項に記載した固定メ七り回路に於いて
、ｍが１より大きい固定メモリ回路。

（３）　　（１）項に記載した固定メモリ回路に於いて
、ｎが８，１６又は３２等である固定メモリ回路。

（４）　　（１）項に記載した固定メモリ回路に於いて
、各々のメモリ・セルが通過トランジスタ及び記憶トラ
ンジスタを有する固定メモリ回路。

（５）　　（４）項に記載した固定メモリ回路に於いて
、各々のワード消去トランジスタが、各々のワード消去
トランジスタのソース／ドレイン領域からｎ個の記憶ト
ランジスタの制御ゲートに電気接続されている固定メモ
リ回路。

（６）　　（５）項に記載した固定メモリ回路に於いて
、各々のワード消去トランジスタのゲートがｎ個の通過
トランジスタのゲートに接続されている固定メモリ回路
。

（７）　　（４）項に記載した固定メモリ回路に於いて
、各々の通過トランジスタ及び各々の記憶トランジスタ
が一対のソース／ドレイン領域を有し、各々のソース／
ドレイン領域は、厚手の絶縁領域の下に埋込まれた埋込
みのドープされた１ｊ電領域で構成され、埋込みのドー
プされた導電領域の少なくとも若干が回路のビット線を
も構成している固定メモリ回路。

（８）　　（７）項に記載した固定メモリ回路に於いて
、埋込みのドープされた導電領域が単結晶シリコン基鈑
のｎ十形にドープさ、れた領域である固定メモリ回路。

（９）　　（７）項に記載した固定メモリ回路に於いて
、各々のワード消去トランジスタが一対のソース／ドレ
イン領域を有し、該ワード消去トランジスタの各々のソ
ース／ドレイン領域も、厚手の絶縁領域の下に埋込まれ
た埋込みのドープされた導電領域を有し、各々のワード
消去トランジスタのソース／ドレイン領域の一方が回路
のワード消去線を構成している固定メモリ回路。

（１０）　　ビットｌ１ｉｌ製造技術を用いた、ワード
消去能りを有するＥＥＰＲＯＭ回路を説明した。ワード
消去形のＥＥＰＲＯＭは、余分のチップ面積が最小、限
であると共に、製造方法の変更が最小限である。

【図面の簡単な説明】

第１図はこの発明のＥＥＰＲＯＭアレイの一部分の回路
図、第２ａ図はこの発明のＥＥＰＲＯＭの一部分の基板
レベルで終った段階での平面図を示す、著しく拡大した
略図、第２ｂ図はこの発明のＥＥＦＲＯＭの同じ一部分
であるが、基板レベルより上方の接点レベル及びｉｔレ
ベルを含む段階の平面図を示す著しく拡大した略図、第
３図は第２ａ図及び第２ｂ図のＥ　Ｅ　Ｐ　ＲＯＭの一
部分を切断線ＡＡ’で切った断面図、第４図は第２ａ図
及（［！２ｂＫ（７）ＥＥＰＲＯＭ（７）−ａｌを１ａ
ｌｌｉａＢＢ′で切った断面図である。 主な符号の説明 １ ：ワード消去トランジスタ 二通過トランジスタ ：記憶トランジスタ

Claims (1)

【特許請求の範囲】
1. （１）行及び列に作動的に配置されたメモリ・セルを持
   つワード消去形の電気的に消去可能なプログラマブル固
   定メモリ回路に於いて、ｍを正の整数、ｎを行内にある
   セルの数をｍで除した数として、前記メモリ・セルの各
   行がｍ個のワード消去トランジスタを有し、各々のワー
   ド消去トランジスタは１行の内のｎ個のメモリ・セルに
   電気接続されていて、消去サイクルの間、該ｎ個のメモ
   リ・セルを制御するワード消去形の電気的に消去可能な
   プログラマブル固定メモリ回路。