JPH03136515A - 逓倍回路 - Google Patents
逓倍回路Info
- Publication number
- JPH03136515A JPH03136515A JP27689089A JP27689089A JPH03136515A JP H03136515 A JPH03136515 A JP H03136515A JP 27689089 A JP27689089 A JP 27689089A JP 27689089 A JP27689089 A JP 27689089A JP H03136515 A JPH03136515 A JP H03136515A
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- JP
- Japan
- Prior art keywords
- circuit
- clock
- output
- exclusive
- comparator
- Prior art date
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- Pending
Links
- 230000010354 integration Effects 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信装置におけるクロック等の周波数を２逓倍
するのに用いられる逓倍回路に関する。
するのに用いられる逓倍回路に関する。
光デイジタル通信では伝送路のマーク率を一定にするた
めＣＭＩ符号が使われる場合がある。
めＣＭＩ符号が使われる場合がある。
ＣＭＩ符号は、通常の２鎖体号（ＮＲＺ）の２倍の周波
数になるため、クロックも２倍の周波数が必要である。
数になるため、クロックも２倍の周波数が必要である。
従来、２倍の周波数を作り出すためには、入力したクロ
ックを微分回路を通してクロ・ツクの立上り、立下りで
パルスを発生させ、そのパルスを入力クロックの２倍の
周波数の通過域をもつ帯域通過フィルタを使用して２倍
の周波数成分を抽出し、比較回路などを用いて２倍の周
波数のクロックを得ていた。
ックを微分回路を通してクロ・ツクの立上り、立下りで
パルスを発生させ、そのパルスを入力クロックの２倍の
周波数の通過域をもつ帯域通過フィルタを使用して２倍
の周波数成分を抽出し、比較回路などを用いて２倍の周
波数のクロックを得ていた。
上述した従来の逓倍回路は、高価な帯域通過フィルタを
使用するため、回路が複雑になり、高価になるという欠
点があった。
使用するため、回路が複雑になり、高価になるという欠
点があった。
本発明の逓倍回路は、パルス入力信号を積分する第１の
積分回路と、この第１の積分回路の出力を非反転入力端
子に接続した会勢寺比較回路と、前記パルス入力信号を
第１の入力端子に接続し前記比較回路の出力を第２の入
力端子に接続した排他論理和回路と、この排他論理和回
路の出力と前記比較回路の反転入力端子との間に接続さ
れた第２の積分回路とを備えている。
積分回路と、この第１の積分回路の出力を非反転入力端
子に接続した会勢寺比較回路と、前記パルス入力信号を
第１の入力端子に接続し前記比較回路の出力を第２の入
力端子に接続した排他論理和回路と、この排他論理和回
路の出力と前記比較回路の反転入力端子との間に接続さ
れた第２の積分回路とを備えている。
次に本発明について図面を用いて説明する。
第１図は本発明の一実施例のブロック図、第２図はこの
実施例の各部の信号の波形図である。
実施例の各部の信号の波形図である。
本実施例は、抵抗Ｒ１，コンデンサＣ１からなる第１の
積分回路１と、比較回路２と、排他論理和回路３と、抵
抗Ｒ２，コンデンサＣ２からなる第２の積分回路４とか
ら構成される。クロックパルス人力１１は、第１の積分
回路１により三角波１２に変換される。この三角波１２
を比較回路２に入力するとクロックパルス人力１１とは
９０゜位相がずれたクロック出力１３が得られる。この
クロック出力１３とクロックパルス人力１１との排他論
理和をとれば、周波数が２倍のクロックパルス１４が得
られる。
積分回路１と、比較回路２と、排他論理和回路３と、抵
抗Ｒ２，コンデンサＣ２からなる第２の積分回路４とか
ら構成される。クロックパルス人力１１は、第１の積分
回路１により三角波１２に変換される。この三角波１２
を比較回路２に入力するとクロックパルス人力１１とは
９０゜位相がずれたクロック出力１３が得られる。この
クロック出力１３とクロックパルス人力１１との排他論
理和をとれば、周波数が２倍のクロックパルス１４が得
られる。
第２の積分回路４は充分長い時定数をもち、排他的論理
和回路３の出力電圧の平均値（直流電圧）を出力する。
和回路３の出力電圧の平均値（直流電圧）を出力する。
この平均値を比較回路２の基準電圧として帰還をかけれ
ば、排他論理和回路３の出力のクロックパルス１４の占
有率は常に５０％一定となる。
ば、排他論理和回路３の出力のクロックパルス１４の占
有率は常に５０％一定となる。
以上説明したように本発明は、高価な帯域通過フィルタ
を使用することなく周波数かもとのクロックの２倍のク
ロックを作ることができる効果がある。
を使用することなく周波数かもとのクロックの２倍のク
ロックを作ることができる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す実施例における各部の信号の波形図である
。 １・・・第１の積分回路、２・・・比較回路、３・・・
排他論理和回路、４・・・第２の積分回路。
第１図に示す実施例における各部の信号の波形図である
。 １・・・第１の積分回路、２・・・比較回路、３・・・
排他論理和回路、４・・・第２の積分回路。
Claims (1)
- 【特許請求の範囲】 パルス入力信号を積分する第１の積分回路と、この第１
の積分回路の出力を非反転入力端子に接続した比較回路
と、前記パルス入力信号を 第１の入力端子に接続し前記比較回路の出力を第２の入
力端子に接続した排他論理和回路と、この排他論理和回
路の出力と前記比較回路の反転入力端子との間に接続さ
れた第２の積分回路とを備えたことを特徴とする逓倍回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27689089A JPH03136515A (ja) | 1989-10-23 | 1989-10-23 | 逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27689089A JPH03136515A (ja) | 1989-10-23 | 1989-10-23 | 逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03136515A true JPH03136515A (ja) | 1991-06-11 |
Family
ID=17575826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27689089A Pending JPH03136515A (ja) | 1989-10-23 | 1989-10-23 | 逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03136515A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563538A (en) * | 1993-09-17 | 1996-10-08 | Oki Electric Industry Co., Ltd. | Control circuit for clock multiplier |
| US5994930A (en) * | 1996-12-23 | 1999-11-30 | Lg Semicon Co., Ltd. | Frequency multiplier for controlling pulse width within a prescribed range |
| US6531904B1 (en) * | 1995-05-24 | 2003-03-11 | Infineon Technologies Ag | Circuit configurations having a delay device, a multiplier, filter and/or a master-slave flip-flop for generating: an output signal being orthogonal to an input signal, an output signal having a frequency being double that of an input signal, or two output signals being orthogonal to one another |
-
1989
- 1989-10-23 JP JP27689089A patent/JPH03136515A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563538A (en) * | 1993-09-17 | 1996-10-08 | Oki Electric Industry Co., Ltd. | Control circuit for clock multiplier |
| US6531904B1 (en) * | 1995-05-24 | 2003-03-11 | Infineon Technologies Ag | Circuit configurations having a delay device, a multiplier, filter and/or a master-slave flip-flop for generating: an output signal being orthogonal to an input signal, an output signal having a frequency being double that of an input signal, or two output signals being orthogonal to one another |
| US5994930A (en) * | 1996-12-23 | 1999-11-30 | Lg Semicon Co., Ltd. | Frequency multiplier for controlling pulse width within a prescribed range |
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