JPH0313754B2 - - Google Patents
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- JPH0313754B2 JPH0313754B2 JP58065824A JP6582483A JPH0313754B2 JP H0313754 B2 JPH0313754 B2 JP H0313754B2 JP 58065824 A JP58065824 A JP 58065824A JP 6582483 A JP6582483 A JP 6582483A JP H0313754 B2 JPH0313754 B2 JP H0313754B2
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- Japan
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- voltage
- diode
- channel transistor
- breakdown voltage
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はMOS集積回路、特に相補型MOS
（CMOS）構造を有する集積回路の保護装置に関
する。
（CMOS）構造を有する集積回路の保護装置に関
する。
MOS集積回路の入力端子は通常MOSトランジ
スタのゲート電極に接続されており、静電気によ
る高電圧からゲート酸化膜を保護するため各種の
保護回路が実用化されている。特に、CMOS集
積回路の場合には、静電気による影響のみなら
ず、寄生PNPN効果によるラツチアツプ現象に
対する考慮が必要である。すなわち、出力端子
（もしくは電源端子）に異常な電位が加わること
によつてＮ型基板とＰウエルとの間の接合に順方
向電流が流れ、この電流がＰチヤンネル
MOSFETのドレイン−基板−Ｐウエル−Ｎチヤ
ンネルMOSFETのドレインで寄生的に構成され
るPNPNサイリスタをトリガーしてしまう現象
である。
スタのゲート電極に接続されており、静電気によ
る高電圧からゲート酸化膜を保護するため各種の
保護回路が実用化されている。特に、CMOS集
積回路の場合には、静電気による影響のみなら
ず、寄生PNPN効果によるラツチアツプ現象に
対する考慮が必要である。すなわち、出力端子
（もしくは電源端子）に異常な電位が加わること
によつてＮ型基板とＰウエルとの間の接合に順方
向電流が流れ、この電流がＰチヤンネル
MOSFETのドレイン−基板−Ｐウエル−Ｎチヤ
ンネルMOSFETのドレインで寄生的に構成され
るPNPNサイリスタをトリガーしてしまう現象
である。
以下、近年の微細加工技術の進展を背景とする
集積密度の向上に、性能および機能の多様化の動
向において、従来の保護回路のもつ問題点を示
し、同時に本発明のより具体的な目的を述べる。
集積密度の向上に、性能および機能の多様化の動
向において、従来の保護回路のもつ問題点を示
し、同時に本発明のより具体的な目的を述べる。
従来の各種の保護装置が実用化されているが、
集積度の向上に伴い、ゲート酸化膜厚およびトラ
ンジスタを構成する不純物層の厚さが著しく減少
し、保護装置の重要性が増大している。たとえ
ば、微細加工プロセスによる入力保護装置は、保
護装置を構成する不純物層が浅いため、入力保護
装置自体の静電気による破壊が問題となる。また
MOS集積回路の出力端子は通常MOSトランジス
タのドレインに接続されるため、従来は特別な保
護をしなくとも実用上充分な静電気破壊耐量が確
保されていたが、微細加工の進展により、出力ド
レイン接合の破壊値が低下し、特別な考慮が必要
となつた。
集積度の向上に伴い、ゲート酸化膜厚およびトラ
ンジスタを構成する不純物層の厚さが著しく減少
し、保護装置の重要性が増大している。たとえ
ば、微細加工プロセスによる入力保護装置は、保
護装置を構成する不純物層が浅いため、入力保護
装置自体の静電気による破壊が問題となる。また
MOS集積回路の出力端子は通常MOSトランジス
タのドレインに接続されるため、従来は特別な保
護をしなくとも実用上充分な静電気破壊耐量が確
保されていたが、微細加工の進展により、出力ド
レイン接合の破壊値が低下し、特別な考慮が必要
となつた。
本発明の第１の目的は、この様な微細加工プロ
セスにより形成される集積回路の入力および出力
の保護装置を実現することにある。
セスにより形成される集積回路の入力および出力
の保護装置を実現することにある。
一般に静電破壊に対する保護装置は、高抵抗と
ダイオード又はトランジスタの組合せにより構成
される。第１図に従来の入力保護装置の例を示
す。第１図の回路では、抵抗Ｒの抵抗値は通常１
〜2Ωが用いられ、静電ストレスを緩和すると同
時に入力に過電圧が印加された場合の入力電流の
制限がはかられている。抵抗Ｒの出力側には電
VDDとVSSとの間にそれぞれ逆方向接続されたダ
イオードD20，D21が接続されている。しかし、
この様な方式、すなわち高抵抗を用いる入力保護
は今日のICの多様な用途、性能の上で充分なも
のではない。
ダイオード又はトランジスタの組合せにより構成
される。第１図に従来の入力保護装置の例を示
す。第１図の回路では、抵抗Ｒの抵抗値は通常１
〜2Ωが用いられ、静電ストレスを緩和すると同
時に入力に過電圧が印加された場合の入力電流の
制限がはかられている。抵抗Ｒの出力側には電
VDDとVSSとの間にそれぞれ逆方向接続されたダ
イオードD20，D21が接続されている。しかし、
この様な方式、すなわち高抵抗を用いる入力保護
は今日のICの多様な用途、性能の上で充分なも
のではない。
第１の問題は、最近実用化の途にある高速
CMOSロジツクICへの応用である。高速CMOS
ロジツクの特にゲート品種においては、入力系路
に挿入される高抵抗による入力信号の時間的遅れ
が、IC全体の遅延の数10％に達し、大きな損失
となる。第２の問題は、前述の出力に対する保護
としては、高抵抗値を用いること自体ができない
点である。すなわち、高抵抗値によつて出力電圧
の損失が生じ、実際に得られる出力電圧が低下し
ていた。このため、ICの性能が大きくそこなわ
れる。
CMOSロジツクICへの応用である。高速CMOS
ロジツクの特にゲート品種においては、入力系路
に挿入される高抵抗による入力信号の時間的遅れ
が、IC全体の遅延の数10％に達し、大きな損失
となる。第２の問題は、前述の出力に対する保護
としては、高抵抗値を用いること自体ができない
点である。すなわち、高抵抗値によつて出力電圧
の損失が生じ、実際に得られる出力電圧が低下し
ていた。このため、ICの性能が大きくそこなわ
れる。
本発明の第２の目的は、入力に対する保護に
も、出力に対する保護にも適用でき、また高速
CMOSロジツクへの応用も可能な高抵抗を用い
ない保護装置を実用化することである。この点
は、新しいLSIの製造システムとして注目を集せ
ているゲートアレイ方式においては保護装置は配
線前の基板にあらかじめ形成されており、さらに
入力と出力に割り当てられる端子が決まつていな
いため、入力と出力の保護装置を同一の構成とす
ることが都合が良い。
も、出力に対する保護にも適用でき、また高速
CMOSロジツクへの応用も可能な高抵抗を用い
ない保護装置を実用化することである。この点
は、新しいLSIの製造システムとして注目を集せ
ているゲートアレイ方式においては保護装置は配
線前の基板にあらかじめ形成されており、さらに
入力と出力に割り当てられる端子が決まつていな
いため、入力と出力の保護装置を同一の構成とす
ることが都合が良い。
次にCMOS構造をもつICに重要な、ラツチア
ツプに対する保護において、従来の保護思想は満
足できるものではなかつた。一般にCMOS ICの
ラツチアツプには３つのモードが知られている。
第１の出力端子からのトリガによるもの、第３は
電源間に高電圧のノイズパルスが印加される場合
である。従来の保護思想は、第１のモードに対し
ては、出力のＰチヤネルトランジスタブロツクと
Ｎチヤネルトランジスタブロツクを分離し、Ｎチ
ヤネルトランジスタブロツクのＰウエルとＮ型基
板およびＰチヤネルトランジスタのソースで構成
されるPNP寄生トランジスタの電流増巾率を低
下させることであつた。このためにＰチヤネルト
ランジスタブロツクとＮチヤネルトランジスタブ
ロツクの間隔を拡げ平面的に分離する方法とか、
間隔を実効的に広げるために両ブロツク間に電源
電位に固定されたP+領域あるいはN+領域を設置
し、またその深さを制御するなどの多くの工夫が
公知である。しかしながら結局のところ工程が複
雑になつたり、ペレツト面積が大きくなる等の欠
点がある。また高抵抗を用いることは避けるべき
ものである。
ツプに対する保護において、従来の保護思想は満
足できるものではなかつた。一般にCMOS ICの
ラツチアツプには３つのモードが知られている。
第１の出力端子からのトリガによるもの、第３は
電源間に高電圧のノイズパルスが印加される場合
である。従来の保護思想は、第１のモードに対し
ては、出力のＰチヤネルトランジスタブロツクと
Ｎチヤネルトランジスタブロツクを分離し、Ｎチ
ヤネルトランジスタブロツクのＰウエルとＮ型基
板およびＰチヤネルトランジスタのソースで構成
されるPNP寄生トランジスタの電流増巾率を低
下させることであつた。このためにＰチヤネルト
ランジスタブロツクとＮチヤネルトランジスタブ
ロツクの間隔を拡げ平面的に分離する方法とか、
間隔を実効的に広げるために両ブロツク間に電源
電位に固定されたP+領域あるいはN+領域を設置
し、またその深さを制御するなどの多くの工夫が
公知である。しかしながら結局のところ工程が複
雑になつたり、ペレツト面積が大きくなる等の欠
点がある。また高抵抗を用いることは避けるべき
ものである。
第２のモードに対し、現在検討されている対策
は、エピタキシヤル基板あるいは埋込み層の導入
によるシリーズ抵抗の低減とか、極めて細い溝に
る分離であるが、これらも原価が割高とならざる
を得ず、安価な信頼性の高いICを提供すること
ができない。
は、エピタキシヤル基板あるいは埋込み層の導入
によるシリーズ抵抗の低減とか、極めて細い溝に
る分離であるが、これらも原価が割高とならざる
を得ず、安価な信頼性の高いICを提供すること
ができない。
従つて、本発明の第３の目的は、保護装置の適
切な構成により、内部回路に依存せずにラツチア
ツプ耐量を確保することである。
切な構成により、内部回路に依存せずにラツチア
ツプ耐量を確保することである。
本発明の特徴は、入力端子と電源端子間に内部
のMOSトランジスタのソース・ドレイン間耐圧
より逆方向耐圧の低い第１の保護ダイオードを挿
入することおよび出力端子および電源端子間に２
種の異なる特性を有するダイオードを並列に接続
することとであり、２種のダイオードを内部の
MOSトランジスタのソース・ドレイン間耐圧よ
り低い耐圧を有するダイオードと、より高耐圧の
ダイオードとすることである。
のMOSトランジスタのソース・ドレイン間耐圧
より逆方向耐圧の低い第１の保護ダイオードを挿
入することおよび出力端子および電源端子間に２
種の異なる特性を有するダイオードを並列に接続
することとであり、２種のダイオードを内部の
MOSトランジスタのソース・ドレイン間耐圧よ
り低い耐圧を有するダイオードと、より高耐圧の
ダイオードとすることである。
以下に図面を参照し本発明の実施例を説明す
る。
る。
第２図は本発明による第１の実施例で、
CMOSインバータに適用した場合である。図に
おいて、Ｑ１はインバータを構成するＰチヤネル
トランジスタ、Ｑ２はＮチヤネルトランジスタ、
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５は逆方向耐圧がト
ランジスタのソース・ドレイン間耐圧より低いダ
イオード特に逆方向でレイクダウン領域で安定し
た導電が可能である意味でシエナーダイオードの
記号を用いた。また、Ｄ６，Ｄ７，Ｄ８，Ｄ９，
Ｄ１０は逆方向耐圧がトランジスタのソース・ド
レイン間耐圧より高いダイオード、Ｄ１１，Ｄ１
２，Ｄ１３はCMOS構造に寄生するダイオード
である。
CMOSインバータに適用した場合である。図に
おいて、Ｑ１はインバータを構成するＰチヤネル
トランジスタ、Ｑ２はＮチヤネルトランジスタ、
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５は逆方向耐圧がト
ランジスタのソース・ドレイン間耐圧より低いダ
イオード特に逆方向でレイクダウン領域で安定し
た導電が可能である意味でシエナーダイオードの
記号を用いた。また、Ｄ６，Ｄ７，Ｄ８，Ｄ９，
Ｄ１０は逆方向耐圧がトランジスタのソース・ド
レイン間耐圧より高いダイオード、Ｄ１１，Ｄ１
２，Ｄ１３はCMOS構造に寄生するダイオード
である。
まず静電破壊に対する上記ダイオードの効果を
示す。CMOSインバータの入力端子Ａに印加さ
れる静電破壊が問題となるのは、次の４つのケー
スを典型的なモデルとすることができる。印加さ
れる電圧が正又は負、接地されると考えられる電
源端子がVDD又はVSSで他方は開放状態である場
合の組合せである。これらをそれぞれ対VDD正、
対VDD負、対VSS正、対VSS負と略記することとす
る。尚電源端子VDDおよびVSSがいづれも接地又
は電源電位を与えられている時には、入力端子Ａ
の静電荷はダイオードＤ１，Ｄ６又はダイオード
Ｄ２，Ｄ７のいづれか順方向バイアスとなる方を
介して放電されるので問題はない。
示す。CMOSインバータの入力端子Ａに印加さ
れる静電破壊が問題となるのは、次の４つのケー
スを典型的なモデルとすることができる。印加さ
れる電圧が正又は負、接地されると考えられる電
源端子がVDD又はVSSで他方は開放状態である場
合の組合せである。これらをそれぞれ対VDD正、
対VDD負、対VSS正、対VSS負と略記することとす
る。尚電源端子VDDおよびVSSがいづれも接地又
は電源電位を与えられている時には、入力端子Ａ
の静電荷はダイオードＤ１，Ｄ６又はダイオード
Ｄ２，Ｄ７のいづれか順方向バイアスとなる方を
介して放電されるので問題はない。
まず、対VDD正の静電荷が存在する場合、VDD
側に接続されたダイオードＤ１およびＤ６が順方
向となり、これらのダイオードを介して静電エネ
ルギーの放出が行なわれ実用上充分な破壊耐量が
確保される。次に対VDD負の静電荷が存在する場
合はダイオードＤ１およびＤ６が逆バイアスされ
るが、ダイオードＤ６の逆方向耐圧が低いため、
ダイオードＤ６を通して静電荷が流れる。ダイオ
ードＤ６を逆方向ブレイクダウン領域で安定した
導電が可能なダイオードとすることにより、この
時の破壊耐量を向上させることができる。ダイオ
ードＤ６の耐圧としては、ゲート酸化膜の絶縁破
壊耐力〜７×106V／cmを考慮する必要があるが、
数100Å以上のゲート酸化膜に対しては内部の
MOSトランジスタのソース・ドレイン間耐圧よ
り低くしておくと問題ない。特に後述のラツチア
ツプ耐量向上のためには内部のMOSトランジス
タのソース・ドレイン間耐圧より低くしておく必
要があり、製造上も同じ構成にするとゲートアレ
イ製品等のように保護ダイオードを入力保護とし
ても出力保護としても使いたい場合に有利であ
る。
側に接続されたダイオードＤ１およびＤ６が順方
向となり、これらのダイオードを介して静電エネ
ルギーの放出が行なわれ実用上充分な破壊耐量が
確保される。次に対VDD負の静電荷が存在する場
合はダイオードＤ１およびＤ６が逆バイアスされ
るが、ダイオードＤ６の逆方向耐圧が低いため、
ダイオードＤ６を通して静電荷が流れる。ダイオ
ードＤ６を逆方向ブレイクダウン領域で安定した
導電が可能なダイオードとすることにより、この
時の破壊耐量を向上させることができる。ダイオ
ードＤ６の耐圧としては、ゲート酸化膜の絶縁破
壊耐力〜７×106V／cmを考慮する必要があるが、
数100Å以上のゲート酸化膜に対しては内部の
MOSトランジスタのソース・ドレイン間耐圧よ
り低くしておくと問題ない。特に後述のラツチア
ツプ耐量向上のためには内部のMOSトランジス
タのソース・ドレイン間耐圧より低くしておく必
要があり、製造上も同じ構成にするとゲートアレ
イ製品等のように保護ダイオードを入力保護とし
ても出力保護としても使いたい場合に有利であ
る。
この点従来の入力保護装置においては、ダイオ
ードの順方向特性で保護していたので、ダイオー
ドＤ６に相当する逆方向特性が考慮されたダイオ
ードが存在しないため特に負ストレスに対する耐
量が劣つていた。
ードの順方向特性で保護していたので、ダイオー
ドＤ６に相当する逆方向特性が考慮されたダイオ
ードが存在しないため特に負ストレスに対する耐
量が劣つていた。
以上VDDに対する正、負ストレスが印加された
場合を説明したが、対VSSストレスについてもダ
イオードＤ２，Ｄ７が前述のＤ１，Ｄ６と同様の
役割を果す。また出力側の保護回路についても同
様の効果があることはいうまでもない。尚、静電
破壊防止のためだけの場合、特に入力保護に対し
てはダイオードＤ１，Ｄ７はあえて必要はない。
ただ設けておくと、入力保護としても利用でき、
出力保護としても利用できるのでゲートアレイ製
品に便利である。
場合を説明したが、対VSSストレスについてもダ
イオードＤ２，Ｄ７が前述のＤ１，Ｄ６と同様の
役割を果す。また出力側の保護回路についても同
様の効果があることはいうまでもない。尚、静電
破壊防止のためだけの場合、特に入力保護に対し
てはダイオードＤ１，Ｄ７はあえて必要はない。
ただ設けておくと、入力保護としても利用でき、
出力保護としても利用できるのでゲートアレイ製
品に便利である。
次にラツチアツプ現象を制限する効果について
述べる。
述べる。
たとえば出力端子Ｙに電源電圧以上の過電圧が
印加される場合、ダイオードＤ３，Ｄ８および寄
生ダイオードＤ１２が順方向にバイアスされて電
流が流れる。出力側にラツチアツプが誘起される
原因は、出力トランジスタに寄生するダイオード
Ｄ１２に大電流が流れることによる。しかし本発
明によるダイオードＤ８，Ｄ９の耐圧は内部のソ
ース・ドレイン間耐圧より高く、いいかえれば
PN接合のビルトレインポテンシヤルが低く順方
向電圧が寄生ダイオードＤ１２，Ｄ１３より低く
設計されており、出力端子より流入する電流が比
較的小さい時は、電流はすべてダイオードＤ８を
通つてVDDに放出されラツチアツプを起こさな
い。電流が大きくなりダイオードＤ８のシリーズ
抵抗のため、寄生ダイオードＤ１２にも電流が流
れはじめると通常の場合と同様にラツチアツプに
至ると考えられるダイオードＤ８のバイパス効果
によりラツチアツプ耐電流は大巾に向上する。す
なわち、耐圧の低いダイオードＤ３，Ｄ４のみの
場合には高不純物濃度の接合で形成されるが、こ
の時順方向電圧は高くなる。従つて、順方向バイ
アス時にダイオードＤ８，Ｄ９がないと電流はダ
イオードＤ３，Ｄ４ではなく寄生ダイオードＤ１
２，Ｄ１３を通して流れてしまう。この点耐圧の
高いダイオードＤ８，Ｄ９の順方向電圧は寄生ダ
イオードＤ１２，Ｄ１３の順方向電圧より低く、
順方向バイアス時有効にラツチアツプを防止でき
る。
印加される場合、ダイオードＤ３，Ｄ８および寄
生ダイオードＤ１２が順方向にバイアスされて電
流が流れる。出力側にラツチアツプが誘起される
原因は、出力トランジスタに寄生するダイオード
Ｄ１２に大電流が流れることによる。しかし本発
明によるダイオードＤ８，Ｄ９の耐圧は内部のソ
ース・ドレイン間耐圧より高く、いいかえれば
PN接合のビルトレインポテンシヤルが低く順方
向電圧が寄生ダイオードＤ１２，Ｄ１３より低く
設計されており、出力端子より流入する電流が比
較的小さい時は、電流はすべてダイオードＤ８を
通つてVDDに放出されラツチアツプを起こさな
い。電流が大きくなりダイオードＤ８のシリーズ
抵抗のため、寄生ダイオードＤ１２にも電流が流
れはじめると通常の場合と同様にラツチアツプに
至ると考えられるダイオードＤ８のバイパス効果
によりラツチアツプ耐電流は大巾に向上する。す
なわち、耐圧の低いダイオードＤ３，Ｄ４のみの
場合には高不純物濃度の接合で形成されるが、こ
の時順方向電圧は高くなる。従つて、順方向バイ
アス時にダイオードＤ８，Ｄ９がないと電流はダ
イオードＤ３，Ｄ４ではなく寄生ダイオードＤ１
２，Ｄ１３を通して流れてしまう。この点耐圧の
高いダイオードＤ８，Ｄ９の順方向電圧は寄生ダ
イオードＤ１２，Ｄ１３の順方向電圧より低く、
順方向バイアス時有効にラツチアツプを防止でき
る。
次に電源間に過電圧が印加された場合の効果に
ついて述べる。この場合に重要な保護装置は、本
発明によるダイオードＤ５である。ダイオードＤ
５の耐圧は内部トランジスタのソース・ドレイン
間耐圧より低く、又ICの使用電源電圧より高く
設定されなければならない。
ついて述べる。この場合に重要な保護装置は、本
発明によるダイオードＤ５である。ダイオードＤ
５の耐圧は内部トランジスタのソース・ドレイン
間耐圧より低く、又ICの使用電源電圧より高く
設定されなければならない。
今日の4μルール又は3μルールにおいて設計さ
れたSiゲートCMOS ICのＰチヤネルトランジス
タおよびＮチヤネルトランジスタの耐圧は通常15
〜20V程度であり、Ｎチヤネルトランジスタに大
きな電流を流した場合のサステイン電圧は10〜
12V程度である。またIC使用時の電源電圧として
は5Vが通常用いられるので、ダイオードＤ５の
耐圧は6V〜10Vの範囲に設定するのが望ましい。
このクランプダイオードＤ５により、電源間の過
電圧はダイオードＤ５の耐圧でクランプされ、内
部のどのトランジスタもプレイダウンに至らず、
ラツチアツプが防止される。尚、ダイオードＤ１
０はラツチアツプ防止にはそれほど有効でなく、
なくても良いが、ゲートアレイ製品保護装置の用
途が定まらないものにあつては設けておく方が便
利である。
れたSiゲートCMOS ICのＰチヤネルトランジス
タおよびＮチヤネルトランジスタの耐圧は通常15
〜20V程度であり、Ｎチヤネルトランジスタに大
きな電流を流した場合のサステイン電圧は10〜
12V程度である。またIC使用時の電源電圧として
は5Vが通常用いられるので、ダイオードＤ５の
耐圧は6V〜10Vの範囲に設定するのが望ましい。
このクランプダイオードＤ５により、電源間の過
電圧はダイオードＤ５の耐圧でクランプされ、内
部のどのトランジスタもプレイダウンに至らず、
ラツチアツプが防止される。尚、ダイオードＤ１
０はラツチアツプ防止にはそれほど有効でなく、
なくても良いが、ゲートアレイ製品保護装置の用
途が定まらないものにあつては設けておく方が便
利である。
以上の低耐圧のダイオードＤ１，Ｄ２，Ｄ３，
Ｄ４，Ｄ５はSiゲートCMOS ICの通常の工程で
容易に形成することができる。SiゲートCMOS
ICの通常の工程に従いＰウエルを形成后、Ｐ原
子をたとえばエネルギー50Kevでドーズ量４×
1013cm-2〜２×1014cm-2をイオン注入し、引きつ
づき1150℃１時間の熱処理を行なう。以後は通常
の工程によりCMOS ICを形成する。この時、上
記の条件によつて形成されたＮ型不純物層とＰチ
ヤネルトランジスタのソースおよびドレインと同
時に形成されるP+型不純物層とによつて実現さ
れるPN接合は本発明に関する低耐圧ダイオード
の要件を満たす。この時のPN接合付近のＮ型不
純物濃度は２×1017cm-3である。
Ｄ４，Ｄ５はSiゲートCMOS ICの通常の工程で
容易に形成することができる。SiゲートCMOS
ICの通常の工程に従いＰウエルを形成后、Ｐ原
子をたとえばエネルギー50Kevでドーズ量４×
1013cm-2〜２×1014cm-2をイオン注入し、引きつ
づき1150℃１時間の熱処理を行なう。以後は通常
の工程によりCMOS ICを形成する。この時、上
記の条件によつて形成されたＮ型不純物層とＰチ
ヤネルトランジスタのソースおよびドレインと同
時に形成されるP+型不純物層とによつて実現さ
れるPN接合は本発明に関する低耐圧ダイオード
の要件を満たす。この時のPN接合付近のＮ型不
純物濃度は２×1017cm-3である。
以上説明したように、本発明による入力保護装
置は微細加工プロセスによるSiゲートCMOS IC
の静電ストレス耐量の向上、ラツチアツプ耐量の
向上に有用であり、しかも１工程を追加するだけ
で容易に形成される利点をもつ。したがつて安価
で信頼性の高いICを提供することができる。な
お、実施例において最も単純なCMOS インバ
ータを例としたが、内部回路がいかに複雑かつ大
規模な回路であつても本発明による効果があるこ
とはいうまでもない。
置は微細加工プロセスによるSiゲートCMOS IC
の静電ストレス耐量の向上、ラツチアツプ耐量の
向上に有用であり、しかも１工程を追加するだけ
で容易に形成される利点をもつ。したがつて安価
で信頼性の高いICを提供することができる。な
お、実施例において最も単純なCMOS インバ
ータを例としたが、内部回路がいかに複雑かつ大
規模な回路であつても本発明による効果があるこ
とはいうまでもない。
第１図は従来の入力保護装置の回路図である、
第２図は本発明による入力保護回路を示す回路図
である。 Ｑ１…インバータを構成するＰチヤネルトラン
ジスタ、Ｑ２…インバータを構成するＮチヤネル
トランジスタ、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…
低耐圧のダイオード、Ｄ６，Ｄ７，Ｄ８，Ｄ９，
Ｄ１０…高耐圧のダイオード、Ｄ１１，Ｄ１２，
Ｄ１３…CMOS構造に寄生するダイオード。
第２図は本発明による入力保護回路を示す回路図
である。 Ｑ１…インバータを構成するＰチヤネルトラン
ジスタ、Ｑ２…インバータを構成するＮチヤネル
トランジスタ、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…
低耐圧のダイオード、Ｄ６，Ｄ７，Ｄ８，Ｄ９，
Ｄ１０…高耐圧のダイオード、Ｄ１１，Ｄ１２，
Ｄ１３…CMOS構造に寄生するダイオード。
Claims (1)
- １ 第１の電源電圧が与えられる第１の電源端子
と、前記第１の電源電圧より負電位の第２の電源
電圧が与えられる第２の電源端子と、前記第１の
電源端子に接続されたＰチヤネルトランジスタ
と、前記第２の電源と前記Ｐチヤネルトランジス
タとの間に接続されたＮチヤネルトランジスタ
と、前記Ｐチヤネルトランジスタのゲート電極と
前記Ｎチヤネルトランジスタのゲート電極とに接
続された入力端子と、前記Ｐチヤネルトランジス
タと前記Ｎチヤネルトランジスタの接続節点に接
続された出力端子と、前記第１の電源端子と前記
出力端子との間に接続され、前記Ｐチヤネルトラ
ンジスタのソース・ドレイン間耐圧よりも高い逆
方向耐圧をもつ第１のダイオードと、前記第２の
電源端子と前記出力端子との間に接続され、前記
Ｎチヤネルトランジスタのソース・ドレイン間耐
圧よりも高い逆方向耐圧をもつ第２のダイオード
と、前記第１の電源端子と前記第２の電源端子と
の間に接続され、逆方向耐圧が前記Ｐチヤネルト
ランジスタのソース・ドレイン間耐圧及び前記Ｎ
チヤネルトランジスタのソース・ドレイン間耐圧
より低く、前記第１の電源電圧と前記第２の電源
電圧の差よりも高い第３のダイオードとを有すす
ることを特徴とする相補型MOS電界効果装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065824A JPS59191371A (ja) | 1983-04-14 | 1983-04-14 | 相補型ｍｏｓ電界効果装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065824A JPS59191371A (ja) | 1983-04-14 | 1983-04-14 | 相補型ｍｏｓ電界効果装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191371A JPS59191371A (ja) | 1984-10-30 |
| JPH0313754B2 true JPH0313754B2 (ja) | 1991-02-25 |
Family
ID=13298157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065824A Granted JPS59191371A (ja) | 1983-04-14 | 1983-04-14 | 相補型ｍｏｓ電界効果装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102607375A (zh) * | 2012-03-22 | 2012-07-25 | 王建 | 轴承径向游隙测量装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150072A (ja) * | 1988-11-30 | 1990-06-08 | Fuji Electric Co Ltd | 入力保護回路を有する半導体装置 |
| FR2708788B1 (fr) * | 1993-08-06 | 1995-10-27 | Sgs Thomson Microelectronics | Protection d'un circuit intégré à l'encontre de surcharges électrostatiques. |
| JPH1126600A (ja) * | 1997-07-08 | 1999-01-29 | Mitsubishi Electric Corp | 半導体集積回路装置およびツェナーダイオード |
| JP7316034B2 (ja) * | 2018-11-14 | 2023-07-27 | ローム株式会社 | ドライバ回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6056310B2 (ja) * | 1975-06-12 | 1985-12-09 | 富士通株式会社 | 半導体装置 |
| JPS5491067A (en) * | 1977-12-28 | 1979-07-19 | Nec Corp | Input protective circuit |
| JPS574151A (en) * | 1980-06-11 | 1982-01-09 | Hitachi Ltd | Mos integrated circuit device |
| JPS6050062B2 (ja) * | 1982-03-19 | 1985-11-06 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPS58197870A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体装置 |
-
1983
- 1983-04-14 JP JP58065824A patent/JPS59191371A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102607375A (zh) * | 2012-03-22 | 2012-07-25 | 王建 | 轴承径向游隙测量装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59191371A (ja) | 1984-10-30 |
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