JPH03138578A - バス実行境界スキャニング方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は１以上の集積回路を有する電子システム又は
サブシステムをテストすることに関し、特にシステム又
はサブシステムの一部である各集積回路をテストする境
界スキャン・テスト方法及び装置に関する。この新規な
方法及び装置は境界スキャン・テスト回路を有する各集
積回路のため、インタフェース及び制御接続としてシス
テム又はサブシステム並列バスを使用するものに関する
。

〔従来の技術〕

超ＬＳＩ、すなわち１（１０．（１００個以上のアクテ
ィブ装置を有する集積回路はその使用が増大し、ＶＬＳ
　Ｔを構成するシステム又はサブシステムのテスト可能
性の問題がクローズアップされてきた。

この問題は、１つのＶＬＳ　Ｉは普通１（１０〜２（１
０人／出力ビンを有し、従来の集積回路の最も性能の良
い電子システムより多くのアクティブ装置を含むという
事実から生じたものである。しかしながら、従来のシス
テム装置について各種テスト測定を行うものは信子とい
う多くのピンを持たなりればならなかったであろう。こ
れは、性能のよい１ ２ ＶＬＳ　１回路から成るシステム又はサブシステムを使
用する結果として、従来のＶＬＳ　Ｉ前の対応するもの
に比べてアクセス性及びテスト性が減少することになる
。

このテスト性の問題は特定用途の集積回路の増加により
更に悪化している。ＡＳＩＣは複雑な機能を実行するた
め１個の集積回路内に複数要素機能を混在している。Ａ
ＳＩＣは、又要素機能集積回路間で信号を往復させたこ
とによって生じた処理時間を短縮して処理を増加するこ
とができる。

その上、ＡＳＩＣは各ＡＳＩＣが置換える個々のＳＳ　
Ｉ／ＭＳ　Ｉ／ＬＳ　Ｉ成分の合計コストより安価であ
る。故に、ハードウェアはより複雑なＡＳＩＣの使用の
方向に向っており、又テスト性が悪い方向に向っている
。

ＶＬＳ　Ｉ／ＡＳ　Ｉ　Ｃのテスト性の問題は、更に表
面取付、テープ自動接続（ＴＡＢ）　、チップオン−ボ
ード（ＣＯＢ）　、及びハイブリッド技術、特に多層回
路ボードについて使用したときのような高密度集積回路
取付技術の使用の増加によってより悪化される。入／出
力ピンが非常に少いと、プローブを物理的にアクセスす
るのが容易である。

しかし、テストのために入／出力ピンにアクセスするこ
とが容易であっても、他の成分に電気的に接続され（並
列にアドレスやデータ・バスを接続する）で個々にテス
トするのが非常に困難である。

テスト性の問題は重要で、ある。複雑な電子システムの
多くの製造業者はそれらシステムの発送前及び後におい
ても、故障した成分を捜して修理する必要性を認識して
いる。客先における修理は、そこに修埋入や装置を送ら
なければならないことから本来高価であり、故障はでき
るだけシステムを売る前に修理するべきである。その上
、客はその故障により一部又は全期間システムを使用で
きず、故障の診断及び修理を早急にすることを必要とす
る。故障成分のテスト及び探索能力は製造業者及び客の
対応によっても異なる。

複雑且つ高密度システムのテスト性の問題の１つの解決
は共同テスト・アクション・グループ（ＪＴＡＧ）とし
て知られている国際産業団体が３ ４ 提案した境界スキャン方式によって行われる。

Ｊ　Ｔ　Ａ　Ｇ境界スキャン方式は、そのピンが通常こ
の方式を使用する各集積回路の物理的及び論理的境界両
方において接続する作用回路と各集積回路ピンとの間に
入力デカップリング・バッファ及び（又は）出力カンブ
リング・バッファを加える。

各バッファは正規及びテスト作用間でスイッチできるよ
うにしたレジスタを持つ。このようにして、バッファは
システム又はサブシステムをテスト可能部分に分割する
こと、又は集積回路ビンから信号を受信し、そこに信号
を送信することに使用することができる。この提案され
たＪＴＡＧ境界スキャン方式はレジスタ回路の各々を直
列に接続する。この直列接続は集積回路バッチージの合
計ピンに加えて少くとも２ピンを必要とし、通常の構成
は典型的なＪＴＡＧ境界スキャン接続を行うに４ピンを
必要とする。

〔発明が解決しようとする問題点３ ２本以上のテスト・ピンを追加するようにしたテスト性
の問題に対するＪＴＡＧによる解決又は同様な解決方法
は、ＩＣ内部と外部の印刷回路ボードとの間を接続する
ピン接続の数が設計の際大きく制限されるので好ましい
ものではない。各ピンはそこに接続するためのパッド領
域を集積回路チップに持たねばならない。バット又はピ
ンが多いと、必要なチップ領域も大きくなる。チップ面
積が大きくなると１枚のウェハから取れるチップの数は
少くなり、コストが高くなる。これは基板のウェハに基
づく１インチ当りの純粋なサイズの制限となる。しかし
、これは製造の流れの増加から発生ずる大きな集積回路
に個有的に発生ずる低い生産性によるコストを含まない
。又、それは４本のピンを追加するに要する費用の増加
も含まない 従って、この発明の目的は、並列なシステム・バス又は
ザブシステム・バスに関する境界スキャン・レジスタ及
びバッファを使用してテスト性能を増大する方法を提供
することである。

この発明の他の目的は、テストに使用するピン／コネク
タを追加せずに境界スキャン・テストを５ ６ 行う方法を提供することである。

この発明の他の目的は、並列なシステム・バス又はザブ
システム・バスに関して使用する境界スキャン・レジス
タ及びバッファを使用してテスト性能を増大する装置を
提供することである。

この発明の他の目的は、多重又はレヘル・シフトのよう
な特別なテスト動作モードに構成した際独特な方法で動
作するよう現存するピンをテストし又は制御することに
のみ使用する外部ピン／コネクションを追加する必要が
ない環境スキャン・テストを行う装置を提供することで
ある。

更に、この発明の目的は、境界スキャン・テストを行う
に必要な時間を短縮する装置を提供することである。

〔問題点を解決するための手段〕

この発明は上記の問題点を下記のようにして解決した。

この発明の一面によると、上記の目的はディジタル・シ
ステムのディジタル集積回路に使用するための境界スキ
ャン・テスト・システムを提供することによって達成し
た。ディジタル集積回路は外部システム・データ・バス
に接続されている集積回路データ・バスを有する。ディ
ジタル集積回路は正規の動作モードと境界スキャン・テ
スト動作モードとを有する。境界スキャン・テスト・モ
ードにおいては、この境界スキャン・テスト・システム
は正規の動作モードの夫々正規の入力及び出力データ接
続から境界スキャン・テスト動作モードにディジタル集
積回路の複数のデータ入力及び複数のデータ出力を切換
えて境界スキャン・テスト回路を形成する切換手段と、
外部のシステム・データ・バスから集積回路データ・バ
スを介し境界スキャン・テスト回路に境界スキャン・テ
スト・ワードをテスト入力として入力する手段と、境界
スキャン・テスト回路から集積回路データ・バスを介し
て外部システム・データ・バスに対し、テスト入力に対
する境界スキャン・テスト応答を出力する手段とを含み
、前記境界スキャン・テスト装置は正規の動作モード中
に集積回路が使用した複数のデータ入力及びデータ出力
に接続されたもの以上の外部接続を必要とすることなく
デフ イジタル集積回路の境界スキャン・テストを行うことを
特徴とするものである。

この発明の他の面によると、上記の目的は、境界スキャ
ン・データ入力と境界スキャン・データ出力と並列シス
テム・バスに接続する並列データ・バスとを有し、ディ
ジタル集積回路に使用するテスト回路を提供することに
よって達成される。このテスト回路は並列データ・バス
から制御ワードを受信する手段と、前記制御ワード受信
手段に応答して複数の境界スキャン入力及び出力に接続
された境界スキャン・テスト回路を形成する手段と、前
記並列データ・バスからスキャン・データ・テスト・ワ
ードを受信する手段と、境界スキャン・テスト回路の複
数の境界スキャン入力及び出力に対しスキ中ソ・データ
・テスト・ワードをスキャンする手段と、前記境界スキ
ャン・テスト回路からのスキャン・データ・テスト・ワ
ードに応答するスキャン・データ・テスト応答ワードを
受信する手段とを含むものである。

更に、この発明の他の面によると、上記の目的はアドレ
ス・デコーダ及びデータ・バスを有する集積回路の一部
をテストする方法を提供することによって達成した。こ
のテスト方法は、データ・バスに接続された制御レジス
タにスキャン路制御ワードを記憶し、複数の書込指令に
応答して予め選ばれたアドレスにスキャン・クロック信
号を発生し、データ・バスからスキャン・データ・ワー
ドを受信してスキャン・データ・レジスタに記憶し、前
記スキャン・クロック信号に応答して前記スキャン・デ
ータ・レジスタからの前記スキャン・データ・ワードを
一部の直列データ・ビットとしてシフトし、前記スキャ
ン路制御ワードに従いスキャン路を論理的に接続して前
記一群の直列データ・ビットを前記スキャン路を介して
送信し、前記一群の直列データ・ビットをスキャン・テ
スト・ワードに組立て、前記スキャン・テスト・ワード
を前記集積回路の一部にスキャンし、前記集積回路の一
部から前記スキャン・テスト・ワードに対するテスト応
答を受信し、前記テスト応答を前記データ・バスに送信
する各工程を含む。

９ ０ 〔実施例〕 第１図は、この発明による境界スキャン・テスト回路１
２を有する集積回路ＩＯの一部を表わす。

集積回路１０は外部のシステム・アドレス・バス（図に
示していない）に接続された内部アドレス・バス・１４
と、外部システム・データ・バス（図に示していない）
に接続された内部データ・バス１６とを有する。通常の
動作において、これらバス１４．１６はＩＣロジック機
能１８とより大きい外部システム（図に示していない）
との間でアドレス及びデータ情報を通信する。しかし、
テスト動作中、バス１４．１６は主に境界スキャン・テ
スト回路１２と通信し、テスト動作で必要な場合におい
てのみＩＣロジック機能１８と通信する。境界スキャン
・テスト回路１２はライン３８．３９を介して、ＩＣロ
ジック機能１８と集積回路１０の入／出力パッドとの間
で通信される入力信号及び出力信号を論理的に接続する
ロジック及び（又は）スイッチング回路（図に表わして
いない）を制御する。バス１４．、、１６の入力及び出
力情報信号は高速及び重要性のため、境界スキャン・テ
スト回路１２によって制御されない。

外部システム・アドレス・バス及び外部システム・デー
タ・バスは高速並列バスであることが好ましい。しかし
、コモン並列バスに多重アドレス及びデータを転送し、
直列システム・バスに直列データを転送するようにした
その他の実施例も、この境界スキャン・テスト回路１２
は、簡単な変更によりいかなるタイプのシステム・アド
レス及びデータ・バスと共に動作することもできるから
、この発明の範囲内にあるものと思われる。集積回路１
０が接続されている電子システムのシステム・アドレス
及びシステム・データ・バスの使用により、この境界ス
キャン・テスト回路１２は、余分な入／出力パット及び
ビンを必要とせず、集積回路１０を取付ける印刷回路ボ
ード（図に示していない）に余分な導線を必要とせずに
実施することができる。この境界スキャン・テスト性能
は印刷回路ボードの面積を増加せず、集積回路チップ面
積対使用するテスト・ピンに必要な境界スキャン・１ ２ テスト回路のわずがな増加のみで増強することができる
。

アドレス・バス１４はアドレス・デコーダ／クロック及
びデータ・コントローラ３ｏに接続される。アドレス・
デコーダ／クロック及びデータ・コントローラ３０はア
ドレス・バス１４の情報をデコードし、それが集積回路
１０の境界スキャン・テスト機能に指定されたメモリー
又は割当てられたアドレスをデコードしたときに、それ
に対応する境界スキャン・テスト機能を可能化する。割
当てられた又は指定されたアドレス機能の例としてはス
キャン・クロック機能がある。境界スキャン・クロック
・パルスのためのメモリー・マツプ指令に対応するアド
レスをデコー１だときに、アドレス・デコーダ／クロッ
ク及びデータ・コントローラ３０は境界スキャン・テス
トのシーケンス制御のため、境界スキャン・クロック信
号を導体４６を引き出す境界スキャン・クロック・パル
スを導体３２に出力することによって応答する。これら
クロック信号は更に第２Ａ、２Ｂ及び２０図にお３ いて説明する。

アドレス・デコーダ／クロック及びデータ・コントロー
ラ３０ば２導体制御線４２によって境界スキャン制御レ
ジスタ４０に接続され、制御線５２によって境界スキャ
ン・データ入力レジスタ５０に、２導体リード制御線６
２によって境界スキャン・データ出力レジスタ６０に接
続される。レジスタ４０，５０．６０はデータ・バス１
６に接続されて、互いにデータのリード及び（又は）ラ
イトを行う。制御線４２，５２．６２はアドレス・デコ
ーダ・スキャン・クロック出力からレジスタ４０．５０
．６０に対してリード及び（又は）ライ１−・エネーブ
ル信号を搬送する。

境界スキャン制御レジスタ４０は、線４２のライト信号
によって可能化されたときに、データ・バス１６からそ
こに書込まれるデータ・ワードを有する。抵抗４０に記
憶されているデータ・ビットは、境界スキャン人力／出
力回路を制御するため多重導体制御バス４３をドライブ
する制御ワードを含む。制御バス４３は境界スキャン入
力開目４ 路７０１〜７０．及び境界スキャン出力副回路８０、〜
８０１４の動作を制御する。

境界スキャン制御レジスタ４０は線４２のリード信号に
よって可能化されたときにシステム・データ・バス１６
にその内容を読出す。このリード作用は基本的にはテス
ト機能であり、レジスタ４゜の完全性、及びデータ・バ
ス１６の接続及びその動作をチエツクする。このリード
機能は、その代り、制御プログラムにより、将来使用の
ため、現制御ワードを記憶する方法として使用すること
ができる。

境界スキャン・データ入力レジスタ５ｏは線５２のライ
ト信号によって可能化されたとき、データ・バス１６に
よってそこに書込まれる境界スキャン・データ・ワード
を持つ。境界スキャン入力レジスタ５０は将来使用のた
め、境界スキャン・データ・ワードを記憶する。各デー
タ・ワードのデータ・ビットは線５４を介し、境界スキ
ャン・データ入力レジスタ５０から境界スキャン入力副
回路７０に直列にシフトされる。境界スキャン入力副回
路７０、から直列データ・ビットは直列データ線７２、
〜７２Ｎ−，を介して境界スキャン副回路７０□〜７０
．、にシフトされる。Ｎが１スキヤン・データ・ワード
の長さより長い場合、境界スキャン・データ入力レジス
タ５０に順次書込まれ、境界スキャン入力副回路７０．
〜７０．に直列にシフトされる。境界スキャン入力副回
路７ＯＮは直列データ線７４を介して境界スキャン出力
副回路８０１に接続される。境界スキャン出力副回路８
０、〜８０．は夫々直列データ線８２１〜８２゜を介し
て接続される。故に、境界スキャン・データ入力レジス
タ５０に転送される１又はそれ以上の入力ワードからの
最初のＭビットが境界スキャン出力副回路８０．〜８０
．に直列にシフトされ、境界スキャン入力副回路７０．
〜７０．に境界スキャン・データ入力レジスタ５０に転
送される／又はそれ以上のデータ入力ワードからの次の
Ｎビットが直列にシフトされることができる。このよう
にして予め選ばれたテスト・ロジック・レヘルは境界ス
キャン副回路７０．〜７０．及び境界ス５ ６ キャン出力副回路８０．〜８０，４にロードされ、特別
の境界スキャン・テストを実行する。境界スキャン入力
副回路７０．〜７ＯＮに記憶されたテスト・ロジック・
レベルは内部のＩＣロジック機能１８に対するテスト入
力として使用することができる。これは入力ピン（図に
示していない）及び入力パッド・レシーバ９０１〜９Ｏ
Ｎに接続されている外部回路の正規の動作を介して達成
するのが不可能又は困難であるかもしれないデータ入力
の組合わせを有するＩＣロジック機能１８の回路テスト
を可能にする。同様に、境界スキャン出力副回路８０．
〜８０．に記憶されているテスト・ロジック・レベルは
、出力パッドドライバ９４〜９４Ｍをテストするため、
又は出力パッド・ドライバ９４．〜９４１４に接続され
た外部回路をテストするだめのテスト出力として使用す
ることができる。

境界スキャン入力副回路７０．〜７ＯＮ及び境界スキャ
ン出力副回路８０．〜８０Ｍの各々はスキャン・テスト
に対する集積回路ＩＯの応答（ある場合）をラッチし、
直列データ綿６４を介して境界スキャン・データ出力レ
ジスタ６０に対し各そのようなテスト応答を直列にシフ
トする他の記憶副回路（図に示していない）を持つこと
ができる。境界スキャン・データ出力レジスタ６０は他
の機能と共に線６４を介して受信したデータの直列−並
列変換を実行する。データ・ワードが変換されると、プ
ロセッサ又は他のシステム・バス装置（図に示していな
い）に送信するためにデータ・バス１６に読出すことが
できる。

次に、境界ス・トヤン・テスト回路１２の詳細について
説明する（第２Ａ、２Ｂ、２Ｃ図）。アドレス・デコー
ダ・クロック及びデータ・コントローラ３０はクロック
及びデータ・コントローラ３４とアドレス・デコーダ３
５とから成る。アドレス・デコーダはスキャン・クロッ
ク・パルスを出力、すなわちアドレス・バス１４からの
特定のアドレス又は１群のアドレスの受信に応答して、
スキャン・クロック機能を実行する。スキャン・クロッ
ク・パルスは導体３２を介してクロック及びデー７ り・コントローラ３４に導かれる。導体３２からのスキ
ャン・クロック・パルスは境界スキャン・クロック信号
に変換され、導体４６を介して境界スキャン入力副回路
７０，〜７０．及び境界スキャン出力副回路８０１〜８
０Ｍに接続される。リード及び（又は）ライト制御線４
２，５２．６２の接続については図を簡単にするために
一部省略されている。

アドレス・デコーダ／クロック及びデータ・コントロー
ラ３０と、境界スキャン制御レジスタ４０と、境界スキ
ャン・データ入力レジスタ５０とはＩＣロジック機能１
８から集積回路ＩＯのマスク・リセット端子（Ｍリセッ
ト）に接続される。この接続により、集積回路１０が所
定の状態にリセットされたとき、レジスタ４０，５０．
６０も同時にリセットされる。典型的に、残りの境界ス
キャン・テスト回路１２は、レジスタ６０に記憶された
テスト応答をそこから失わずに境界スキャン・テストの
後集積回路１０をリセットしうるようにするため、マス
ク・リセット端子とは別に、制御レジスタ４０のビット
Ｑ２によってリセットされる。

境界スキャン制御レジスタ４０はライト（書込）制御導
体及びリード（続出）制御導体を含む多重導体線４２を
介してアドレス・デコーダ／クロック及びデータ・コン
トローラ３０に接続される。

データ・バス１６はライト制御導体によって可能化され
たときに境界スキャン制御ワードをレジスタ４０に書込
む。境界スキャン制御ワードをチエツクする必要がある
とき、レジスタ４０の内容は線４２のリード制御導体に
よって可能化されたときにデータ・バス１６に読出され
る。境界スキャン制御レジスタ４０は各ライト動作中デ
ータ・バス１６から並列にロードされる８ビット・レジ
スタである。レジスタ４０の８出力Ｑ１〜Ｑ８は境界ス
キャン回路１２の各種面を制御する。

境界スキャン・データ入力レジスタ５０はライト制御線
５２及び並−直（ＰＩＳＯ）クロック線５６によってア
ドレス・デコーダ／クロック及びデータ・コントローラ
３０に接続される。ライト・９ ０ エネーブル信号はデータ・バス１６を可能化してスキャ
ン・データ入力ワードを並列にレジスタ５゜に書込む。

第３図による境界スキャン・データ入力レジスタ５０の
一実施例について説明する。工Ｚ、−プル・ナンド・ゲ
ート５５はデータ・バス１６からのデータの入力を可能
化し、書込導体が°’Ｄ“′にドライブされ、Ｍリセッ
トが″ハイ”になったときにスキャン・データ入力レジ
スタ５ｏに記憶する。データ・バス１６の各線が夫にの
ナンド・ゲート５７１〜５７８の１人力に接続され、エ
ネーブル・ナンＦ・ゲート５５の出力が各人々のナンド
・ケー１−５７、〜５７８の第２に入力に接続され、Ｍ
リセットが各人々のナンド・ゲート５７、〜５７８の第
３の入力に接続される。各データ・バス入力から反転し
た各ナンド・ゲート５７、〜５７８の出力は夫々のＤ型
フリップ・フロップ５９１〜５９．の反転非同期セント
入力に接続される。その上、各ナンド・ゲート５７．〜
５７１］の出力はナンド・ゲート５８□〜５８８の夫々
の第１の入力にも接続される。ナンド・ゲー１−５８゜
〜５８８の各々の第２の入力はエネーブル・ナンド・ゲ
ートの出力に接続される。各ナンド・ゲート５８Ｉ〜５
８．はナンド・ゲート５５及びＭリセットからのパハイ
゛レベルによって可能化されたとき、夫々のナンド・ゲ
ート５７．〜５７８の出力からの入力を反転して夫々の
Ｄ型フリップ・フロップ５９１〜５９８の反転非同期リ
セットをドライブする。この構成は、各フリップ。

フロップ５９１〜５９８の非同期セット及びクリヤ入力
が補数ロジック信号によってドライブされ、データ・バ
ス１６からのスキャン・データ入力バイトに従い、その
状態を明確に書込む。Ｍリセットが″ローパにドライブ
されたとき、スキャン・データ入力レジスタ・ラッチ５
９．〜５９８はデータ・バス及び書込信号のロジック・
レベルに関係なくリセットされる。

フリップ・フロップ５９８のＤ入力はフリップ・フロッ
プ５９７のＱ出力に接続され、フリップ・フロップ５９
．のＤ入力は次のフリップ・フロップのＱ出力に接続さ
れ、その後同様に接続される。

１ ２ フリップ・フロップ（ＦＦ）５９．のＤ入力は電力か、
接地か又は５９８の出力のどちらかに接続される。この
実施例では５９８の出力５４に接続される。ＦＦ５９＋
　〜５９８に非同期に書込まれるスキャン・データ入力
バイトはその構成により直列データ出力線５４に出力さ
れる。各スキャン・データ入力バイトは並入直出クロッ
クによってレジスタ５０の最高ビット位置にシフトされ
る。各ビットが最高位位置（ＦＦ５９８）にシフトされ
たとき、直列スキャン・データ出力線５４に出力されて
境界スキャン入力副回路７０１　（第３図に示していな
い）に送信される。

スキャン・データ入力レジスタ５０はデータ・バス１６
を介して入力された値にリセットすることができ、その
書込入力を非同期リセット又はクリヤである゛ロー“レ
ベルにドライブすることによってレジスタ５０をイニシ
ャライズ又はクリヤする。このようなイニシャライズは
、通常容易な反復及び規定したレジスタ内容からスター
トするため、各５ＩＰＯ／ＬＦＳＲ選択スキャン・テス
ト前に行われる。それは前述のようにＭリセソ１−を゛
ローＧこドライブすることによってもイニシャライズす
ることができる。

次に、第４図及び第１図により、アドレス・デコーダ／
クロック及びデータ・コントローラ３０のクロック及び
データ・コントローラ３４の部分と、境界スキャン制御
レジスタ４０の部分との詳細を説明する。境界スキャン
制御レジスタは１ビットのＤ型ＦＦの１組８ビットと、
１ビット・バッファ・ドライバの１組８ビットとから成
る。Ｄ型ＦＦの受信セット１（１０はデータ・バス１６
及び制御線４２の書込線部分に接続される。書込線が選
ばれたとき、Ｄ型ＦＦ１（１０の受信セットはデータ・
バス１６のデータを記憶する。Ｄ型ＦＦの受信セラ！−
１（１０に書込まれるデータ・ビットはその出力Ｑ１〜
Ｑ８に現われ、バッファ・ドライバの送信セット１０１
に自動的に使用可能となる。バッファ・ドライバの送信
セット１０１はデータ・バス１６と制御線４２のリード
（続出）線部とに接続される。リード線が選ばれたとき
、受３ ４ 信セット１（１０の出力に現われた８データ・ビットは
送信セット１０１から読出される。この構成はレジスタ
４０の状態の質問と、続出−変更−書込タイプのテスト
・インストラクションの使用とを可能にする。

レジスタ４０の８ビットの各々は制御する特定の機能を
有する。その制御出力であるＱｌを有するビット１は２
つの主な機能を制御する。Ｑｌは“ハイ″のとき、すべ
てのシステム・ラッチ入力及び出力のための主クロック
として境界スキャンを選択する。第１図、第４図の実施
例のすべての境界スキャン・ラッチは並列同期方式で動
作し、その制御ビットは冗長であり、必要がない。

レジスタ４０の出力Ｑ２のビット２は境界スキャン・リ
セット制御ビットである。出力Ｑ２は制御線３７を介し
て境界スキャン入力副回路７０１〜７ＯＮと出力副回路
８０１〜８０．４とに接続される。この制御ビットは選
択された場合、境界スキャン入力副回路７０．〜７０．
及び出力副回路８０、〜８０．を、マスク・リセット信
号Ｍリセットとは無関係にリセットする。これは、境界
スキャン出力レジスタ６０をクリヤせず、各スキャン・
テストの組合わせを可能にするよう境界スキャン・リセ
ット制御ビットが境界スキャン入力副回路７０．〜７０
．及び出力副回路８０１〜８０゜をクリヤできるように
する。

レジスタ４０出力Ｑ３のピッｔ３はスキャン・データ出
カニネーブル制御ビットである。出力Ｑ３は制御線３８
を介して、ＩＣロジック機能１８（例えば、ノーマル又
はコア・ロジック機能）のノーマル／テスト出力制御回
路（図に示していない）に接続される。ノーマル／テス
ト制御回路（図に示していない）は線３８のＱ３のロジ
ック・レベルに応じて、ＩＣロジック機能１８からか、
又は境界スキャン出力副回路８０１〜８０．のラッチの
１つからのどちらのシステム・データを使用するかの論
理決定を行い、集積回路１０に関連する外部装置を制御
する。ノーマル／テスト・ロジック回路の出力は線８４
．〜８４．，８５．〜８５Ｍを介して境界スキャン出力
副回路８０．〜５ ６ ８０、に接続される。出力副回路８０．〜８０．４の動
作は第７図で説明する。

レジスタ４０の出力Ｑ４のビット４はスキャン・データ
入カニネーブル・ビットである。出力Ｑ４は制御線３９
を介してＩＣロジック機能１８（例えば、ノーマル又は
コア・ロジック機能）に接続される。ノーマル／テスト
入力制御回路は線３９のＱ４のロジック・レベルに応答
して入力パッド・レシーバ９０．〜９０．からか又は境
界スキャン入力副回路７０．〜７０．のラッチの１つか
らのどちらかからのシステム・データを使用するか論理
決定を行い、ＩＣロジック機能１８にデータを入力する
。ノーマル／テスト入力制御回路（図に示していない）
の出力は線７５．〜７５．，７６゜〜７６、を介して境
界スキャン入力副回路７０１〜７０．に接続される。入
力副回路７０．〜７０８の動作は第６図で説明する。

レジスタ４０の出力Ｑ５のビット５はスキャン／−次出
力デイセープル制御ビットである。出力Ｑ５は線４１を
介してＩＣロジック機能１８に接続される。このビット
を選んだ場合、ＩＣロジック機能１８の出力制御回路（
図に示していない）を指令して集積回路１０のノーマル
出力をディセーブル及び（又は）３状態で示す。

レジスタ４０の出力Ｑ６のビット６はスキャン・ラッチ
Ｂクロック制御ビットである。Ｑ６は線４５を介して各
境界スキャン副回路７０１〜７ＯＮ。

８０、〜８ＯＮの各ラッチ８７Ｂ、〜７８Ｎ。

８８、〜８８Ｍ　（第６図、第７図）のクロック入力に
接続される。これは、システム・データがラッチＡ７７
、〜７７Ｎ、’８７１〜８７．を通してクロックされた
ときにモニタされるか、又は制御され、ラッチＢ（境界
スキャン副回路）７８１〜７８８．８８１〜８８やは導
体４５に境界スキャン・ラッチＢのクロックが発生する
まで安定状態のままである。

レジスタ４０の出力Ｑ７のビット７はスキャン／モニタ
選択ビットである。Ｑｌは線４７を介してクロック及び
データ・コントローラ３４のノア・ゲート３１の１人力
に接続される。その他の入カフ はスキャン・クロック線３２に接続される。ビット７は
、選択された場合、ノア・ゲート３１の出力をロジック
”　ｏ　”にドライブし、そのレベルを維持させる。こ
れは境界スキャン・データ入力レジスタ５０（第２Ｃ図
）に影響しないようにＰＩＳＯり１コック信号（線５６
）をディセーブルし、境界スキャン・データ出力レジス
タ６０（第２Ｃ図）に影響しないように線６９の５ＴＰ
Ｏクロツクをディセーブルする。

線４７（第２Ａ図〜第２Ｃ図）は境界スキャン副回路７
０．〜７ＯＮ、８０．〜８０１４の各々にも接続され、
各ラッチＡ７７１〜７７Ｎ、８７゜〜８７Ｈの部分であ
るスキャン／システム・マルチプレクサを制御する。故
に、ビット７が選択されない場合、システム・データは
レジスタ６０にではな（、各ラッチＡ７７１〜７７Ｎ、
８７．〜８フイにクロッ、りされる。他方、ピッｌ−７
が選ばれた場合、各ラッチＡ７７、〜７７８，８７１〜
８７８は境界スキャン入力レジスタ５０から境界スキャ
ン副回路７０．〜７０．，８０．〜８０１４を介して境
界スキャン出力レジスタ６０（第２Ａ〜２０図）にクロ
ックされる境界スキャン・テスト・データを受信するよ
うスイノヂされる。

レジスタ４０の出力Ｑ８のビット８（第４図第１図）は
リニヤ・フィードバンク・シフトレジスタ選択ビットで
ある。Ｑ８は線４４を介して境界スキャン・データ出力
レジスタ６０に接続される。１６ビット・スキャン・デ
ータ出力レジスタ６０は、選ばれると、テスト・データ
を受信したときにそのデータに対してリニヤ・フィード
バック・データ圧縮を行う。１６ビソトより長いブタは
テストの終りで正しさをチエツクすることができる特性
的記号に圧縮される。不正記号は、装置の故障を診断す
るため圧縮しないデータのテストが必要であるというこ
とを示す。

次に、スキャン・データ出力レジスタ６０について説明
する（第２Ａ〜第２Ｃ図）。スキャン・データ出力レジ
スタ６０ば８ビット出力バス６６１６６２によりデータ
・バス１６に接続される。スキャン・データ出力レジス
タ６０の１６ビソト記９ ０ 憶位置は夫々８位置を含む２つの等しい群に分けられる
。各群の記憶位置は、第１の群が出力バス６６、を介し
てリード制御入力の１つをストローブすることにより読
出され、第２の群は出力ハネ６６□を介して第２のリー
ド制御入力をストローブすることによって読出すことが
できるというように、２木の導線６２を介して読出され
る自己のリード入力を有する。

次に、第５図によりデータ出力レジスタ６０について詳
細に説明する。スキャン・データ出力レジスタ６０は直
列入力並列出力（ＳＩＰＯ）レジスタであるが、並列人
力直列出力及び並列入力並列出力レジスタのようなより
複雑なレジスタを直列入力並列出力レジスタに使用する
こともできる。

このデータ入力モードは線４４を介してリニヤ・フィー
ドハック・シフト・レジスタ選択ビットに接続され、制
御される。５ＩＰＯ／ＬＦＳＲ選択線４４はずべてのラ
ッチ６１．〜６１，６の入力において、内部２−１マル
チプレクザの選択入力のすべてを制御する。５ＩＰＯ／
ＬＦＳＩ？選択線４４はエネーブル／ディセーブル・ゲ
ートとして動作するアンド・ゲート６３に接続される。

排他的オア回路９９、。

９９□はＬ　Ｆ　Ｓ　Ｒモードが可能化されたときに記
号の発生に用いられる。ＬＦＳＲモードが可能化された
とき、ラッチ６１１〜６１１６のデータ２人力が選ばれ
、アンド・ゲート６３が可能化される。

５ｒｐｏクロツクはゲー１−９９　、からのフィードバ
ック信号と共に排他的オアされた人力データ６４をクロ
ックする。このようなゲート９９゜の一方の入力として
データ人力６４を、及びゲート９９□の他方の入力とし
て出力９９．を排他的オアし、ラッチ６１．〜６１１６
を通してデータをシフトする方法はサイクリック・レダ
ンダンシイ・チエツクが行われ、記号を発生ずることが
できる。選ばれたフィードバックを識別する多項式の選
択は１６ビット記号分析として公知であり、これ以上の
説明を要しない。

５ＩＰＯモードを選んだ際、ランチ６１．はそのデータ
１人力に線６４を介して最後の境界スキャン・ラッチ８
０．４からくる直列データを受信す１ ２ る。このスキャン・テス１−・データは線６９の５ＩＰ
Ｏクロック信号によってラッチ６１＋　にクロックされ
る。ラッチ６１１の出力は６１２のデータ１人力に接続
され、以下同様に行う。これは１６ビット直列入力シフ
トレジスタを形成する。

５ＩＰＯモードにおいて、１６ビット・データは５ＴＰ
Ｏクロツクの制御の下にシフトすることができる。その
データはリード制御線６２の制御の下にデータ・バス１
６を介して読出することができる。

ＬＦＳＲ選択ビット出力は、Ｘ線６７を介してアドレス
・デコーダ／クロック及びデータ・コントローラ３０の
トリガ回路６８（第４図）にも接続される。トリガ回路
６８は、５ＩＰＯ／ＬＰＳＲ選択信号が５ＩＰＯ選択レ
ベルからＬＦＳＲ選択レベルに変化するたびに、境界ス
キャン・データ出力レジスタ６０（第４図）の１６メモ
リ一位置を非同期にリセットするリニヤ・フィードバッ
ク・シフト・レジスタ（ＬＦＳＲ）リセット信号を発生
する。このトリガ回路６８のＬＦＳＲ選択出力は線６７
を介して境界スキャン・データ出力レジスタ６０のＬＦ
ＳＲリセット入力に接続される（第２Ａ〜２０図）。ト
リガ回路６８は、ＬＰＳＲリセット信号が少くとも１つ
のシステム・クロック期間であることを保証する。ＬＦ
ＳＲ選択ビットは所定のきまった直列及び（又は）デー
タ圧縮テストのための初期シフトレジスタ値を与えるよ
うにリセットされる。

第６図は典型的な境界スキャン出力副回路７０１を示す
。データは集積回路１０の外部から受信し、入力パッド
・ドライバ９０１によって緩衝される。

入力パッド・レシーバ９０．の出力は線１（１２を介し
てラッチＡ７７、のシステム入力に接続され、三重状態
バッファ９２１の入力にも接続される。

三重状態バッファ９２１の通常の動作中、それは入力制
御線７６１を介してＩＣロジック機能１８から（るロジ
ック・レベルによってターンオンする。三重状態ゲー１
−９２　、はオン状態で入力パッド・レシーバ９０．か
らＩＣロジック機能１８のノーマル入力にロジカルに接
続される。スキャン・３ ４ テスト中、主な目的が内部ロジック機能１８のテストの
場合、三重状態ゲート９２．は、線７６、の他方のロジ
ック・レベルを介してそれを高インピーダンス状態にす
ることによってＩＣロジック機能入力から論理的に遮断
され、ゲート９３．が可能化される。

ラッチＡ７７１はその入力回路として整数の２１マルチ
プレクサを有する。上記のように、これら入力の１つは
線１（１２．を介して入力パッド・レシーバ９０１に接
続される。このデータ入力は、この入力の論理信号はシ
ステムからくるため、システム入力である。ラッチＡ７
７１の他のデータ入力は線５４を介して境界スキャン・
データ入力レジスタ５０（第１図）に接続され、レジス
タ５０に並列に送信される並列テスト・データの直列化
データを受信するスキャン・データ入力である。

選択入力は、システム・データ入力か又は境界スキャン
・データ入力がスイッチされるか又はラッチＡ７７１の
内部入力に多重化されるかについて制御する。選択入力
は線４７を介して境界スキャン制御レジスタ４０（第４
図）のＱ７出力に接続される。故に、ラッチＡ７７、の
ラッチ部にスイッチされたか多重化された入力は境界ス
キャン制御レジスタ４０（第４図）に記憶されている制
御ワードのビット７によって定められる。ラッチＡ７７
、の他の制御入力は線３２を介してアドレス・デコーダ
／クロック３５に接続されるクロック入力がある。この
クロックはラッチＡ７７１のラッチ部に対する内部入力
のデータのラッチを制御する。スキャン／モニタ選択ビ
ットがデホルト・モニタ・モードにある場合、システム
・データはラッチＡ１１．４にクロックすることができ
る。これは外部に対する各入力パッド・レシーバのロジ
ック及び接続（すなわち、パッド・ボンディング・ワイ
ヤ）と、チップ・リード・フレームと、印刷回路ボード
に対するはんだジヨイントと（ある場合）、各リードに
接続される印刷回路導体とのテストを可能にする。

ラッチＡ７７１の出力は反転であり線７２．に接続され
る。線７２．は次のう・シチＡ７７□のス５ ６ キャン入力（図に示していない）及びラッチＢ７８１の
各入力に接続される。屡々、直列データ・テスト・ワー
ドはラッチＡ７７１を介して次のラッチＡ７７□にシフ
トされ、以下同様にシフトされてラッチＢ７８．〜７８
．に所定のテスト入力を供給する。ラッチＢ７７１は境
界スキャン制御レジスタ４０（第４図）のクロック・ビ
ットを、線４５を介し、境界スキャン・ラッチＢに対し
て接続されるクロック制御入力を有する。ラッチＡ７７
、が特定のテストのために希望するテス）・入力データ
を持つと、そのデータは線４５の境界スキャン・ラッチ
Ｂクロック信号によってラッチＢ８７、にラッチされる
。入力データがラッチＢ７８、にラッチされた後、その
Ｑ出力から三重状態ゲート９３．の入力に出力される。

三重状態ゲ−）９３．の制御入力は線７５．を介してＩ
Ｃロジック機能１８内のロジックを制御するよう接続さ
れる。三重状態ゲート９３１がターンオンされると、ラ
ッチＢ７８１の出力はＩＣロジンク機能１日の同じ入力
に論理的に接続され、三重状態ゲート９２．がターンオ
ンしたとき、その出力はＩＣロジック機能１８に接続さ
れる。ゲー１−９３゜が制御線９５１のレベルに従い、
高インピーダンス状態にされると、ゲート９３．はＩＣ
ロジック機能１８の入力から論理的に遮断される。

第７図は典型的な境界スキャン出力副回路８０を示す。

データは集積回路１０を介して外部の回路に転送される
。この出力は出力パッド・ドライバ９４．によって緩衝
され、境界スキャン出力副回路８０１を外部回路のロー
ドの影響から遮断する。

集積回路機能１８の単一ビット・データ出力部は線１０
４．を介して三重状態ゲート９５１のデータ入力に接続
される。三重状態ゲート９５．の制御入力は線８５．を
介してＩＣロジック機能１８の制御回路（図に示してい
ない）に接続される。

ゲート９５．の出力は線１０６．を介して出力パッド・
ドライバ９４．の入力に接続される。同じ出力は線１０
６１を介してラッチＡ３７１のシステム・データ入力に
も接続される。例えば、スキ７ ャン・テストが行われていない通常又はノーマル動作中
では、ゲート９５１はターンオンされ、ＩＣロジック機
能１８の単一ビット出力を出力パッド・ドライバ９４１
の入力に論理的に接続される。モニタ・スキャン・テス
ト機能４７中、それはロジック“ロー”にドライブされ
る。ゲート９５１がモニタ・テストであるようにオンで
あるか、又は高インピーダンス状態に切換えられている
場合、ＩＣロジック機能１８は境界スキャン出力副回路
８０．から論理的に遮断されている。ゲ−）９５，の高
インピーダンス状態は機能４７が副回路８０．でロジッ
ク“′ハイパにドライブされているときには境界スキャ
ン・テストのために優先状態にある。ラッチ八８７、の
スキャン・データ入力は線７２を介して境界スキャン入
力副回路７ＯＮのスキャン・データ出力に接続される。

ラッチ八８７１はその入力回路として整数２−１マルヂ
プレクザを持ち、システム・データ入力及びスキャン・
データ人力がそれによってスイッチできる又は多重化で
きる２つの入力である。整数２■マルチプレクサの選択
制御入力は線４７を介してレジスタ４０（第４図）のス
キャン／モニタ選択ビット７に接続される。ラッチＡ８
　７１のクロック入力は線４６を介してクロック及びデ
ータ・コントローラ（第２Ａ図）に接続される。故に、
レジスタ４０のスキャン／モニタ・ビットは境界スキャ
ン・クロックによってランチＡ８　７１にクロックされ
るデータのために、スキャン・データ入力及びシステム
・データ入力間を切換える。

ラッチＡ８７．のＱ出力は線８２、を介してランチＡ８
７ｇ　　（図に示していない）のその後のスキャン・デ
ータ入力に接続される。ラッチＡ８７□のＱ出力は最後
の１つ８７．４に達するまでその後に続く次のランチＡ
に同様にして接続される。ラッチＡ８７．のＱ出力は線
６４を介して境界スキャン出力レジスタ６０（第２Ｃ図
）に接続される。

境界スキャン・テスト回路はこの構成によって形成され
、直列スキャン・テスト・データがラッチＡ８７、〜８
７，４に直列にクロックされて、境界スキャン・テスト
を行う。境界スキャン・テスト９ ０ の終りで、直列テスト・データの結果がラッチ８７１〜
８７１４から境界スキャン出力レジスタ６０ニスキヤン
・クロックされて、スキャン・テスト・データの結果が
並列データ・バス１６を介して外部システムに送られる
。

ラッチＢ８８．はラッチＡ８７．のＱ出力に接続された
データ入力と、境界スキャン・ラッチＢクロック（第４
図）に線４５によって接続されたクロック入力と、Ｑ出
力とを有する。ラッチＢ８８１のＱ出力は三重状態ゲー
ト９６Ｉのデータ入力に接続される。

：重状態ゲート９６．への制御入力は線８４を介してＩ
Ｃロジック機能１８内の制御回路に接続される。ゲート
９６１の出力は線１０８．を介して線１０６．へ、ラッ
チＡ８７．のシステム・データ入力へ、出力パッド・ド
ライバ９４□に対するデータ入力へ接続される。この構
成に従い、スキャン・テスト・データはその希望する位
置にくるまでラッチＡ３７１〜８７．を介してスキャン
することができる。その希望する点において、スキャン
・テスト・ビットは境界スキャン・ラッチＢクロックに
よりラッチＢ８８．〜８８４にクロックすることができ
る。スキャン・データが各ラッチ８８８１〜８８．４に
ラッチされると、三重状態ゲート９６１〜９６．４は制
御線８４．〜８４゜を介して可能化されたときに、ラッ
チＢ８８１〜８８イのＱ出力を出力パッド・ドライバ９
４□〜９４、及びラッチＡ３７１〜８７８のシステム入
力に論理的に接続される。これは、スキャン・データが
出力パッド・ドライバ９４＋〜９４．によって送信され
、出力パッド・ドライバ回路と、ボンド・ワイヤ接続と
、印刷回路ボード接続に対するリード・フレーム接続及
び装置（印刷回路ボードに取付けられている場合）とを
テストし、集積回路１０の外部に接続されているテスト
回路をもテストすることができる。

ラッチＡ８７．〜８７．４及びラッチＢ８８．〜８Ｂ、
は、境界スキャン出力回路のラッチが境界スキャン・テ
ストを開始するか終了する場合の所定の値にリセントす
ることができるように、共通１ ２ の境界スキャン・リセット線３７に接続される。

この境界スキャン・テスト回路は２本又は４本の接続パ
ッド／ビンを追加することなく、完全な境界スキャン・
テスト機能を行うことができるＶＬＳＩ／ＡＳＩＣ集積
回路用境界スキャン・テスト回路を開示するものである
。この発明は以上説明した実施例に限定されることなく
、例えば、ラッチ８Ｂ、及びエネーブル・ドライバ９６
イはラッチＡ及び回路８７．４を含むスキャン・シフト
動作中は外部回路に対するスキャン・データ・テスト出
力を一定レベルに維持したままでもよい。

【図面の簡単な説明】

第１図は、並列システム・バスにインクフェースする複
数のレジスタを含む境界スキャン・テスト回路のブロッ
ク図、 第２Ａ、２Ｂ及び２０図は、第１図の境界スキレス・デ
コーダ／クロック及びデータ・コントローラ（第１図）
の一部とのブロック図、第５図は、第１図の境界スキャ
ン・データ入力レジスタのブロック図、 第６図は、境界スキャン入力副回路のブロック図、 第７図は、境界スキャン出力副回路のブロック図である
。 図中、１０・・・集積回路、１２・・・境界スキャン・
テスト回路、１４・・・内部アドレス・バス、１６・・
・内部データ・バス、１８・・・ＩＣロジック機能、３
０・・・アドレス・デコーダ／クロック及びデータ・コ
ントローラ、４０・・・境界スキャン制御レジスタ、５
０・・・境界スキャン・データ入力レジスタ、６０・・
・境界スキャン・データ出力レジスタ、４３・・・制御
バス、７０・・・境界スキャン入力副回路、８０・・・
境界スキャン出力副回路。 のブロック図、

Claims (13)

【特許請求の範囲】
1. （１）外部のシステム・データ・バスに接続されている
   集積回路データ・バスを有し、正規の動作モードと境界
   スキャン・テスト動作モードとを行いうるディジタル・
   システムのディジタル集積回路に使用する境界スキャン
   ・テスト装置であって、正規の動作モードの夫々正規の
   入力及び出力データ接続から境界スキャン・テスト動作
   動モードにディジタル集積回路の複数のデータ入力及び
   複数のデータ出力を切換えて境界スキャン・テスト回路
   を形成する切換手段と、 外部のシステム・データ・バスから集積回路データ・バ
   スを介し境界スキャン・テスト回路に境界スキャン・テ
   スト・ワードをテスト入力として入力する手段と、 境界スキャン・テスト回路から集積回路データ・バスを
   介し外部システム・データ・バスに対し、テスト入力に
   対する境界スキャン・テスト応答を出力する手段とを含
   み、 前記境界スキャン・テスト装置は正規の動作モード中に
   集積回路が使用した複数のデータ入力及びデータ出力に
   接続されたもの以上の外部接続を必要とすることなくデ
   ィジタル集積回路の境界スキャン・テストを行うことを
   特徴とするディジタル集積回路。
2. （２）複数の境界スキャン・データ入力と、複数の境界
   スキャン・データ出力と、並列データ・バスとを有する
   ディジタル集積回路に使用するテスト装置であって、 前記並列データ・バスから制御ワードを受信する手段と
   、 前記制御ワード受信手段に応答して複数の境界スキャン
   入力及び出力に接続された境界スキャン・テスト回路を
   形成する手段と、 前記並列データ・バスからスキャン・データ・テスト・
   ワードを受信する手段と、 境界スキャン・テスト回路の複数の境界スキャン入力及
   び出力に対しスキャン・データ・テスト・ワードをスキ
   ャンする手段と、 前記境界スキャン・テスト回路からのスキャン・データ
   ・テスト・ワードに応答するスキャン・データ・テスト
   応答ワードを受信する手段とを含むディジタル集積回路
   用テスト装置。
3. （３）アドレス・デコーダとデータ・バスとを有するデ
   ィジタル集積回路に使用するバス実行境界スキャン装置
   であって、 前記データ・バスに接続され、境界スキャン制御ワード
   を受信する制御レジスタと、 ライト指令に応答して前記デコーダでデコードされ予め
   選ばれたアドレスに対しスキャン・クロック信号を発生
   するスキャン・クロック手段と、前記データ・バスに接
   続され、そこからスキャン・データ・ワードを受信する
   スキャン・データ入力レジスタ手段と、 前記スキャン・クロック信号に応答するシフトされた直
   列出力を有し、一群の直列ビットとして前記スキャン・
   データ・ワードを出力するスキャン・データ入力レジス
   タと、 前記スキャン・データ・レジスタ手段に接続され、前記
   スキャン路制御ワードに応答して、前記一群の直列ビッ
   トを通信するスキャン路をその出力に論理的に接続する
   スキャン路接続手段と、前記スキャン路接続手段の前記
   出力に接続され、前記一群の直列ビットをスキャン・テ
   スト・ワードに組立てて集積回路の一部をテストする組
   立手段と、 前記組立手段に接続され、前記スキャン・テスト・ワー
   ドを前記集積回路の一部にスキャンする手段と、 前記集積回路の一部に接続され、そこから前記スキャン
   ・テスト・ワードに対するテスト応答を受信する出力手
   段と、 前記出力手段に接続され、前記テスト応答を記憶し、前
   記データ・バスに前記テスト応答を送信する出力レジス
   タ手段とを含む境界スキャン装置。
4. （４）前記出力手段は、前記テスト応答を記憶する前記
   出力レジスタ手段内の複数の記憶位置に対し前記テスト
   応答の複数のモニタ・ビットを接続するため、複数導体
   バスによる並列データ転送により前記出力レジスタ手段
   に接続される特許請求の範囲第３項記載のテスト回路。
5. （５）前記出力手段は前記テスト応答を記憶する前記出
   力レジスタ手段内の複数の記憶位置に対し前記テスト応
   答を直列に転送する単独導体バスによって前記出力レジ
   スタ手段に接続される特許請求の範囲第３項記載のテス
   ト回路。
6. （６）多重アドレス・ワード及びデータ・ワードを転送
   する並列バスを有するディジタル集積回路に使用するテ
   スト回路であって、 前記並列バスに接続されてスキャン路制御ワードを受信
   する制御レジスタと、 前記並列バスに接続されライト指令に応答して予め選ば
   れたアドレス・ワードに対しスキャン・クロック信号を
   発生するスキャン・クロック手段と、 前記並列バスに接続されそこからスキャン・データ・ワ
   ードを受信し、一群の直列ビットとして前記スキャン・
   データ・ワードを出力する前記スキャン・クロック信号
   に応答するシフトされた直列出力を有するスキャン・デ
   ータ入力レジスタ手段と、 前記スキャン・データ・レジスタ手段に接続され、前記
   スキャン路制御ワードに応答してその出力に対し前記一
   群の直列ビットを通信するスキャン路を論理的に接続す
   るスキャン路接続手段と、前記スキャン路接続手段の前
   記出力に接続され、集積回路の一部をテストするための
   スキャン・テスト・ワードに前記一群の直列ビットを組
   立てる組立て手段と、前記組立手段に接続され前記スキ
   ャン・テスト・ワードを前記集積回路の一部にスキャン
   する手段と、 前記集積回路の一部に接続され、そこから前記スキャン
   ・テスト・ワードに対するテスト応答を受信する出力手
   段と、 前記出力手段に接続され、前記テスト応答を記憶し、該
   テスト応答を前記並列バスを介して送信する出力レジス
   タ手段とを含むテスト回路。
7. （７）前記出力手段は、前記テスト応答を記憶する前記
   出力レジスタ手段の複数の記憶位置に対し前記テスト応
   答内の複数のモニタ・ビットを接続するため、複数導体
   バスによる並列データ転送により前記出力レジスタ手段
   に接続される特許請求の範囲第６項記載のテスト回路。
8. （８）前記出力手段は前記テスト応答を記憶する前記出
   力レジスタ手段内の複数の記憶位置に対し前記テスト応
   答を直列に転送する単独導体バスによって前記出力レジ
   スタ手段に接続される特許請求の範囲第６項記載のテス
   ト回路。
9. （９）アドレス・デコーダ及びデータ・バスを有するデ
   ィジタル集積回路に使用するテスト回路であって、 各々が夫々の出力に接続された制御記憶位置に接続され
   、少くとも前記記憶位置の１つに制御ビットを受信する
   複数の並列入力を有する制御レジスタと、 前記アドレス・デコーダに接続され、書込指令に応答し
   て予め選ばれたアドレスに対しスキャン・クロック出力
   を発生するスキャン・クロック手段と、 複数のデータ記憶位置を有し、前記データ・バスに接続
   されそこからスキャン・データ・ワードを受信し、前記
   スキャン・クロック手段によって制御されシフトされた
   直列出力を有し、前記スキャン・データ・ワードを一群
   の直列ビットとして出力するスキャン・データ入力レジ
   スタ手段と、前記スキャン・データ・レジスタ手段に接
   続された少くとも１つの前記制御ビットに応答し、論理
   的に接続されたスキャン路に対し前記一群の直列ビット
   を受信し出力するスキャン路接続手段と、前記集積回路
   のディジタル・ロジック要素をテストするため前記一群
   の直列ビットをスキャン・データ・ワードに組立てる手
   段と、 前記組立手段に接続され、前記スキャン・データ・ワー
   ドを多重ビット入力として前記集積回路の前記ディジタ
   ル・ロジック要素に対しスキャンするスキャン路手段と
   、 前記集積回路に接続され、前記多重ビット入力に応答す
   る前記ディジタル・ロジック要素の出力を受信する手段
   と、 前記出力を受信するため前記ディジタル・ロジック要素
   に接続され、前記出力を記憶し、データ・バスに該出力
   を送信する出力レジスタ手段とを含むテスト回路。
10. （１０）前記出力手段は、前記テスト応答を記憶する前
    記出力レジスタ手段の複数の記憶位置に対し前記テスト
    応答内の複数のモニタ・ビットを接続するため、複数導
    体バスによる並列データ転送により前記出力レジスタ手
    段に接続される特許請求の範囲第９項記載のテスト回路
    。
11. （１１）前記出力手段は前記テスト応答を記憶する前記
    出力レジスタ手段内の複数の記憶位置に対し前記テスト
    応答を直列に転送する単独導体バスによって前記出力レ
    ジスタ手段に接続される特許請求の範囲第９項記載のテ
    スト回路。
12. （１２）アドレス・デコーダ及びアドレス・バスを有す
    る集積回路の一部をテストする方法であって、 ａ、データ・バスに接続された制御レジスタにスキャン
    路制御ワードを記憶し、 ｂ、複数の書込指令に応答して予め選ばれたアドレスに
    スキャン・クロック信号を発生し、 ｃ、データ・バスからスキャン・データ・ワードを受信
    してスキャン・データ・レジスタに記憶し、 ｄ、前記スキャン・クロック信号に応答して、前記スキ
    ャン・データ・レジスタからの前記スキャン・データ・
    ワードを一群の直列データ・ビットとしてシフトし、 ｅ、前記スキャン路制御ワードに従いスキャン路を論理
    的に接続して前記一群の直列データ・ビットを前記スキ
    ャン路を介して送信し、 ｆ、前記一群の直列データ・ビットをスキャン・テスト
    ・ワードに組立て、 ｇ、前記スキャン・テスト・ワードを前記集積回路の一
    部にスキャンし、 ｈ、前記集積回路の一部から前記スキャン・テスト・ワ
    ードに対するテスト応答を受信し、ｉ、前記テスト応答
    を前記データ・バスに送信する各工程を含むテスト方法
    。
13. （１３）前記工程ｈ、の後、 前記データ・バスから第２のスキャン・データ・ワード
    を受信し、前記スキャン・データ・レジスタに前記第２
    のスキャン・データ・ワードを記憶し、 前記スキャン・クロック信号に応答して、前記スキャン
    ・データ・レジスタの前記第２のスキャン・データ・ワ
    ードを第２群の直列データ・ビットとしてシフトし、 前記第２群の直列データ・ビットを第２のスキャン・テ
    スト・ワードに組立て、 前記第２のスキャン・テスト・ワードを前記集積回路の
    一部にスキャンし、 前記第１及び第２のテスト応答を論理的に組合わせてテ
    スト応答に形成する各工程を含む特許請求の範囲第１２
    項記載のテスト回路。