JPH0719217B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、効率の良い検査用テストベクトル発生およ
び検査試験が可能な情報処理装置に関する。

（従来の技術） マイクロプロセッサ等の情報処理装置では、加算器、算
術論理演算ユニット、レジスタファイル（RAM）、ROM等
の多くの組合せ回路あるいは順序回路で構成された機能
要素（以下、「マクロブロック」と呼ぶ）が、アドレス
バスやデータバス等のバスに接続され、このバスを介し
てマクロブロック間で情報の転送が行なわれている。

バスを介したマクロブロック間のデータ転送の制御方式
は、大きく２種類の方式に分けられる。第１の制御方式
は、マクロプログラム等により行なうものであり、基本
的には１つの制御ブロックが集中的にバスの入出力管理
を行なう方式である。一方、第２の制御方式は、複数の
制御要素によってバスの入出力を管理するものである。
最近の大規模、複雑な情報処理装置にはこれらの制御方
式のいずれをも含むものも多くなってきている。

第１の制御方式及び第２の制御方式にあっても、バスに
データを出力するマクロブロックを択一的に選択し、他
のマクロブロックのバスへの出力を禁止状態にするよう
にしている。これは、複数のマクロブロックの同一バス
へのデータの出力が重複した場合に生じるデータの衝突
（バス衝突）を防止するためである。

上記の制御方式のうち、特に第２のデータ転送の制御方
式を採っている情報処理装置または情報処理装置の一部
にあっては、近年、制御ロジックの大規模化、複雑化が
進んでいるため、通常動作状態において外部から与えら
れる命令のみによって、装置を十分に検査試験すること
は、不可能なりつつある。このため、内部のフリップフ
ロップ等にスキャンパス方式により試験系列（テストベ
クトル）を設定して検査試験することが可能な情報処理
装置が増えつつある。スキャンパス方式は、順序回路を
確実に検査できるが、テストベクトルをシリアルに転送
せねばならず、一般にテスト時間がかかる。

したがって、このような情報処理装置における検査試験
にあって、一般的にROMやRAM等の記憶要素を含むマクロ
ブロックに対しては専用のテストを適用し、ランダムロ
ジックを主体とする制御ロジックや他のマクロブロック
に対しては、スキャンパス方式によるスキャンテストを
適用している。

次に、このようなスキャンパス方式によりスキャンテス
トが可能な情報処理装置におけるバスへのデータ出力制
御について、第３図を参照して説明する。

第３図はスキャンテスト可能な情報処理装置における要
部構成を示すブロック図である。

第３図において、通常動作状態では、順序回路あるいは
組合せ回路で構成されたマクロブロック1a,1bの出力
は、ランダムロジックで構成されマクロ命令等により制
御される構成をとることもあるバス制御回路２によって
択一的に導通制御されるバスバッファ3a,3bを介してバ
ス４に択一的に出力される。なお、第３図において、マ
クロブロック1a,1bへのバス４からの入力パスは省略さ
れているが、これは本発明の本質的な部分がこれらマク
ロブロックからバスへの出力の制御にあるため、説明の
簡潔化のために省略したものであり、実際の情報処理装
置では上記の様な入力パルスが有っても良い。

一方、スキャンテストは、例えばＤアルゴリズムに基づ
いてCAT（コンピュータによるテスト支援システム）に
より自動的に生成されたテストベクトルが、マクロブロ
ック1a,1b及びバス制御回路２にスキャン方式（スキャ
ン動作状態）により供給された後、１サイクルだけ通常
動作状態が設定され、その後、スキャン可能な記憶要素
に格納された結果が再びスキャン方式（スキャン動作状
態）で外部に読出されるという形でテストが行われる。
この際、バスバッファ3a,3bを介してバス４に出力され
たマクロブロック1a,1bの出力は、バス４と外部端子と
の間に設けられたレジスタ５に格納された後、外部に出
力されて観測される。この出力は、レジスタ５をスキャ
ン可能な構成として、シリアルに行なうようにする場合
が一般的である。

このようなスキャンテストのテストベクトル発生におい
て、バス制御回路２におけるバスバッファ3a,3bの制御
に着目すると、バス制御回路２が、 バスバッファ3aのみを導通状態にして、マクロブロ
ック1aの出力のみをバス４に出力させる、 バスバッファ3bのみを導通状態にして、マクロブロ
ック1bの出力のみをバス４に出力させる、 両バスバッファ3a,3bをともに非導通状態にして、
両マクロブロック1a,1bの出力をともにバス４に出力さ
せない、 両バスバッファ3a,3bをともに導通状態にして、両
マクロブロック1a,1bの出力をともにバス４に出力させ
る、 の通りの制御を行なうようなテストベクトルがほぼ同程
度の頻度で発生されると考えられる。

このような制御において、及びで示した制御に関し
て問題はないが、バス４上に出力されるデータを観測す
るという観点からは、で示した制御はバス４にデータ
が出力されないので無意味であり、に示した制御で
は、バス４上でデータの衝突が生じてしまうために正し
い観測結果が得られない。

したがって、及びで示した制御では、有効なテスト
結果を得ることができないため、テストベクトルとして
使用できず、無駄なテスト発生時間が費やされることと
なる。

また、第３図に示したように、バス４に情報を出力する
マクロブロックが２つある場合には、上述したようにバ
ス制御回路２の４通りの制御がほぼ同程度になされるの
で、ほぼ４回に２回しか有効なテストベクトルを得るこ
とができない。一般には、バスにｎ個のマクロブロック
が接続されている場合には、2ⁿ回にｎ回の割合でしか有
効なテストベクトルを発生させることができない。この
ため、ｎの値がしばしば２桁に及ぶ最近の情報処理装置
では、テストベクトルの発生効率が著しく低下すること
になる。

このようなテストベクトルの発生効率の低下は、装置の
大規模化、複雑化にともなってバスに接続されるマクロ
ブロックの数が増すにつれて顕著となる。このため、十
分な試験を行なうためには、多くのテストベクトルを発
生させる必要があり、このためには膨大な時間が必要と
なる。

従来は、テストベクトルを作成する毎に、バス衝突の有
無についてのチェックを行ない、バス衝突を発生させる
テストベクトルを排除し、バス衝突が発生しないテスト
ベクトルのみを選択して有効なテストベクトルの集合を
作成していた。しかしながら、このような方法にあって
は、有効なテストベクトルを作成するまでに、多くの無
効なテストベクトルをも作成してしまうため、多くの時
間と手間がかかり、テストベクトル作成効率の低下を招
くことになる。

（発明が解決しようとする課題） 以上説明したように、従来にあっては、有効なテストベ
クトルの発生効率が悪いため、十分な試験を行なうため
に、長大なテストベクトル発生時間が必要となる。

そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、テストベクトルの作成に
労力を費やすことなく、試験を効率良く容易に実施する
ことが可能な情報処理装置を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、被試験部とな
る複数のマクロブロックがそれぞれ対応するバスバッフ
ァを介して共通のバスに接続され、命令を実行処理する
通常動作状態及びマクロブロックを試験するテスト動作
状態を有する情報処理装置であって、バスバッファを通
常動作時に択一的に選択して出力可能状態とする第１の
活性化信号を出力するバス制御回路と、バスバッファを
テスト動作時に択一的に選択して出力可能状態とする第
２の活性化信号がマクロブロックのテスト前に設定保持
される設定手段と、バス制御回路から出力される第１の
活性化信号又は設定手段に設定保持された第２の活性化
信号を選択してバスバッファに供給する選択手段と、通
常動作時には選択手段が第１の活性化信号を選択し、テ
スト動作時には選択手段が第２の活性化信号を選択する
ように選択手段を制御する制御手段とから構成される。

（作用） 上記構成において、この発明は、マクロブロックのテス
ト時に命令の実行処理時とは異なる制御情報によってマ
クロブロックのバスへの出力を制御するようにしてい
る。

（実施例） 以下、図面を用いてこの発明の実施例を説明する。

第１図は、この発明の一実施例に係わる情報処理装置に
おける要部構成を示す図であり、スキャンパス方式によ
りスキャンテストする際に主に機能する構成を示した図
である。第１図に示す実施例は、従来の構成に対し、ス
キャンパス法によるスキャン動作状態におけるテストデ
ータ転送後の１クロックサイクルを通常動作状態とは異
なるテスト動作状態に設定し、そのテスト動作状態にお
けるバスへの出力を制御する構成を設け、通常動作状態
とテスト動作状態とでバスへの出力を制御する構成を変
えるようにしている。これら動作状態についてより詳細
に述べると、本発明では、情報処理装置は、従来の構成
における通常動作状態（外部からの命令を実行する情報
処理装置本来の動作状態）、スキャン動作状態（情報処
理装置内のスキャン動作可能なF/Fがスキャン動作する
状態）という２種類の動作状態に加え、バスのバッファ
の制御が外部からスキャンパス法等により設定される制
御データに従ってなされる点のみが通常動作状態と異な
るテスト動作状態という第３の動作状態を有する、とい
うことになる。

なお、ここで、外部からの命令を処理する「通常動作」
と、スキャンテスト時に、スキャン動作後１サイクル実
行させる「通常動作」は、厳密には全く同じものではな
いことに注意しておく必要がある。後者は、一般にCAT
がテスト対象回路内の各接続ノードの縮退故障検出を目
的としてテストベクトルを発生する関係上、情報処理装
置本来の動作では使用されない入力、状態データの組合
せを含むこともあるため、前者のデータ集合より大きな
データ集合を有する。ただし、動作状態としては、どち
らも全く同様に扱えるので、以下では、どちらも「通常
動作」として、特に区別はしないこととする。

第１図において、この実施例の情報処理装置は、第３図
に示した従来の構成に加えて、上記テスト動作状態時に
バスバッファ3a,3bを制御するスキャン動作可能なフリ
ップフロップ（以下「F/F」と記述する）6a,6bと、この
F/F6a,6bあるいはバス制御回路２におけるバスバッファ
3a,3bの制御を切換えるセレクタ7a,7bと、このセレクタ
7a,7bの切換え動作を制御するF/F8とを主要な構成要素
として備えている。

F/F6aは、制御端子Ｔに与えられるテスト信号TESTにし
たがって、入力端子Ｓに与えられるスキャン入力あるい
はバス制御回路２の一方の出力である活性化信号Ａをク
ロック信号に同期して取り込む。F/F6aは、テスト信号T
ESTがハイレベル状態（スキャン動作状態）では、入力
端子Ｓから与えられるスキャン入力を取り込み、テスト
信号TESTがロウレベル状態（通常動作状態またはテスト
動作状態）では、入力端子Ｄから与えられる活性化信号
ａを取り込む。F/F6aは、取り込んだ入力をクロック信
号に同期して出力端子ＱからF/F6bに与える。

F/F6bは、制御端子Ｔに与えられるテスト信号TESTにし
たがって、入力端子Ｓに与えられるF/F6aの出力あるい
はバス制御回路２の他方の出力である活性化信号Ｂをク
ロック信号に同期して取り込む。F/F6bはテスト信号TES
Tがハイレベル状態にあっては、入力端子Ｓに与えられ
るF/F6aの出力を取り込み、テスト信号TESTがロウレベ
ル状態にあっては、入力端子Ｄに与えられる活性化信号
Ｂを取り込む。F/F6bは、取り込んだ入力をクロック信
号に同期して出力端子Ｑからスキャン出力として出力す
る。

以上F/F6a,6bの動作の説明からもわかるように、テスト
信号TESTは、スキャン可能なF/Fをスキャン動作させる
ためのものである。その他、後述するように、テスト信
号TESTは、前述のテスト動作状態を作りだすためのトリ
ガ信号の役目も果たしている。

なお、上記スキャン入力と、スキャン出力は、それぞれ
情報処理装置の入力、出力に接続されていても良いし、
また、それぞれ情報処理装置内の他のスキャン動作可能
な回路要素の出力、入力に接続されていても良い。ま
た、スキャンパスは必ずしも１本ではなく、複数本存在
しても良い（この場合、スキャンデータ転送時間が短縮
できるという利点がある。）このように、スキャンパス
法のためのスキャンパスの構成等については様々な実現
方法があるが、本実施例では、簡単のため、マクロブロ
ック1a,1bおよびバス制御回路２のテストのためにスキ
ャン可能となっているF/Fの総数をｍとし（F/F6a,6bお
よびレジスタ５も含む）、これが１本のスキャンパスを
構成しているものとする。さらに、このスキャンパスの
入力側から第1,第２番目のF/FはそれぞれF/F6a,6bであ
るとしておく。

セレクタ7aは、論理積（AND）ゲート9aの出力あるいは
バス制御回路２の出力である活性化信号Ａを、F/F8の出
力である選択信号SELにしたがって選択して出力し、バ
スバッファ3aの導通制御を行なう。セレクタ7aは、選択
信号SELがロウレベル状態にあっては活性化信号Ａを選
択し、選択信号SELがハイレベル状態にあってはANDゲー
ト9aの出力を選択し、選択した出力をバスバッファ3aに
与える。ANDゲート9aは、その一方の入力にF/F6aの出力
が与えられ、他方の入力にテスト信号TESTを入力とする
インバータ10の出力が与えられている。

セレクタ7bは、ANDゲート9bの出力あるいはバス制御回
路２の出力である活性化信号Ｂを、選択信号SELにした
がって選択して出力し、バスバッファ3bの導通制御を行
なう。セレクタ7bは、選択信号SELがロウレベル状態に
あっては活性化信号Ｂを選択し、選択信号SELがハイレ
ベル状態にあってはANDゲート9bの出力を選択し、選択
した出力をバスバッファ3aに与える。ANDゲート9bは、
その一方の入力にF/F6aの出力が与えられ、他方の入力
にテスト信号を入力とするインバータ10の出力が与えら
れている。

F/F8は、その入力端子Ｄに与えられる論理和（OR）ゲー
ト11の出力をクロック信号に同期して取り込み、出力端
子Ｑから選択信号SELとして出力する。F/F8は、取り込
んだ入力を入力端子Ｒに与えられるリセット信号によっ
てロウレベル状態とする。また、F/F8の出力（選択信号
SEL）は、テスト信号TESTが一旦１サイクル以上ハイレ
ベル状態になった後は、リセット信号が与えられない限
り、常にハイレベル状態になるように回路構成がなされ
ている。

以上説明したように、この発明の一実施例は構成されて
おり、次にこの実施例の作用を説明する。

まずはじめに、通常動作状態における動作について説明
する。

通常動作状態は、外部から与えられるリセット信号が情
報処理装置内の必要な部分を初期化した後、可能となる
が、このリセット信号によりF/F8も初期化され、その出
力はロウレベル状態となる。これにより、バス制御回路
２から出力される活性化信号A,Bが、対応するセレクタ7
a,7bによって選択され、対応するバスバッファ3a,3bに
与えられる。活性化信号A,Bは、バス制御回路２からバ
スバッファ3a,3bのうちいずれか一方のみを導通状態と
するように出力されるので、マクロブロック1a,1bのう
ちいずれか一方のマクロブロックの出力が導通状態のバ
スバッファを介してバス４に出力される。

次に、CATにより生成されたテストベクトルを用いてス
キャンパス方式によりマクロブロック1a,1b及びバス制
御回路２をテストする場合について、第２図に示すタイ
ミングチャートを用いて説明する。

テストは、以下に示す３つのステージを経て行なわれる
が、その説明に入る前に、CATから発生されるテストベ
クトルの取扱いについて述べておく。CATからテストベ
クトルを発生させた際に、通常動作状態でバス衝突また
はバスハイインピーダンスが生じるようなテストベクト
ルが発生した場合には、外部からバス制御可能なテスト
動作状態を利用し、テストベクトルを第１回目用と第２
回目用とに分け、第１回目ではテスト動作状態において
バスバッファ3aのみを導通状態としてマクロブロック1a
の出力のみをバス４に出力し、第２回目ではテスト動作
状態においてバスバッファ3bのみを導通状態としてマク
ロブロック1bの出力のみをバス４に出力するようにして
行なわれる。こうして、従来ではバス衝突、バスハイイ
ンピーダンスとして除外する必要のあったテストベクト
ルも、本発明に伴うテスト動作状態の活用により、有効
なテストベクトルとして利用し、故障検出率の向上に寄
与させることができることとなる。

まず、第１ステージは、ｍ個のスキャン可能なF/Fによ
り構成されるスキャンパスにテストベクトルの設定を行
なうステージ（スキャン動作状態）である。

第１ステージにおいて、第２図に示すように第１サイク
ルでテスト信号TESTをロウレベル状態からハイレベル状
態にする。これにより、第２サイクルにおいては、F/F8
の出力である選択信号SELがハイレベル状態となり、ま
た、装置は第２サイクルからスキャン動作状態となる。
そして、第２サイクルから第（ｍ＋２）サイクルにおい
て、第２図には示されていないが、マクロブロック1a,1
b及びバス制御回路２内に備えられたスキャン可能なF/F
にテストベクトルがスキャンパスを介して設定される。

第２サイクルから第ｍサイクルにかけては、選択信号SE
Lがハイレベル状態にあるので、ANDゲート9a,9bの出力
が対応するセレクタ7a,7bによって選択される。それぞ
れのANDゲート9a,9bの一方の入力には、ハイレベル状態
のテスト信号TESTをインバータ10によって反転したロウ
レベル状態の信号が与えられているため、それぞれのAN
Dゲート9a,9bの出力はロウレベル状態にある。このた
め、バスバッファ3a,3bの制御入力にはロウレベル状態
の信号が与えられる。これにより、両バスバッファ3a,3
bの出力はハイインピーダンス状態となり、両マクロブ
ロック1a,1bの出力はいずれもバス４に出力されず、マ
クロブロック1a,1b及びバス制御回路２におけるスキャ
ン動作中のバス衝突を防止している。ただし、こうした
場合、バス４に積極的にデータを出力するマクロブロッ
クが存在しないため、そのままではバス４の電位が不安
定になる。例えばCMOS回路の場合、バスが中間電位にな
ると、バスをゲート入力とするトランジスタに貫通電流
が流れる、といった不都合が生じやすい。そこでこうし
た不都合を避けるため、実際の場合は、バスを電源にク
ランプするための小さなトランジスタ（ノーマリ・オン
状態にして使用）をバスに付加する、といったことを行
なっている。

次に、第（ｍ＋１）サイクルにおいて、テスト信号TEST
はハイレベル状態にあるので、スキャン入力が入力端子
ＳからF/F6aに取り込まれる。ここで、第（ｍ＋１）サ
イクルにおける開始時のスキャン入力をロウレベル状態
に設定すると、ロウレベル状態のスキャン入力がF/F6a
に取り込まれ、F/F6aの出力がロウレベル状態となる。

次に、第（ｍ＋２）サイクルにおいて、F/F6aに取り込
まれたロウレベル状態のスキャン入力はF/F6bの入力端
子Ｓを介してF/F6bに取り込まれて保持される。一方、
第（ｍ＋２）サイクルにおける開始時のスキャン入力を
第２図に示すようにハイレベル状態に設定すると、ハイ
レベル状態のスキャン入力がF/F6aに取り込まれて保持
される。その後、テスト信号TESTがハイレベル状態から
ロウレベル状態となり、第１ステージからテストを実行
する第２ステージ（テスト動作状態）に移行する。

第２ステージにおける第（ｍ＋２）サイクルにあって、
テスト信号TESTがロウレベル状態になと、インバータ10
の出力がハイレベル状態となり、ANDゲート9a,9bの一方
の入力がハイレベル状態となる。この時に、それぞれAN
Dゲート9a,9bの他方の入力であるF/F6a,6bの出力がそれ
ぞれハイレベル状態、ロウレベル状態にあるので、AND
ゲート9a,9bの出力はそれぞれハイレベル状態、ロウレ
ベル状態となる。

また、テスト信号TESTがロウレベル状態となっても、選
択信号SELはハイレベル状態を保持するため、セレクタ7
a,7bはそれぞれANDゲート9a,9bの出力を選択する状態
（テスト動作状態）にある。これにより、バスバッファ
3aが導通状態、バスバッファ3bが非導通状態となり、第
２図に示すように第（ｍ＋３）サイクルにおいて、マク
ロブロック1aの出力データがバスバッファ3aを介してバ
ス４に出力される。バス４に出力されたマクロブロック
の出力データはレジスタ５に取り込まれて保持される。

次に、テスト信号TESTをロウレベル状態からハイレベル
状態にすることにより、第２ステージからテスト結果を
観測する第３ステージ（スキャン動作状態）に移行す
る。第３ステージでは、第２ステージにおけける１サイ
クルのテスト動作状態での動作の結果として第（ｍ＋
３）サイクルにおけける開始時に、スキャンパス上のF/
Fに取り込まれて保持されているテスト結果データ（特
に、マクロブロック1aの出力はバス４を介してレジスタ
５に格納され、バス制御回路２の出力はF/F6a,6bに格納
される）が、スキャンパスを介して装置の外部にスキャ
ン出力されてテスト結果が観測される。

なお、第３ステージにおいてテスト結果データを読出す
一方、外部から次にテストベクトルをスキャン入力して
いくことが可能であるため、通常のスキャンテストで
は、各テストベクトルによるテストの第３ステージを、
次のテストベクトルによるテストの第１ステージとオー
バーラップさせ、テスト時間を短縮するようにしてい
る。

同様にして、マクロブロック1bの出力データのみをバス
バッファ3bを介してバス４に出力しようとする場合に
は、スキャン入力をｍサイクルでハイレベル状態、（ｍ
＋１）サイクルでロウレベル状態にして、（ｍ＋２）サ
イクルでF/F6a,6bの出力をそれぞれロウレベル状態、ハ
イレベル状態に設定するようにすればよい。

このように、上記実施例では、バス制御回路２の出力で
ある活性化信号A,活性化信号Ｂの論理値にかかわらず、
スキャン入力により設定されるF/F6A,6bの出力によりマ
クロブロック1a,1bの出力データを、バス衝突を起こさ
せることなく観測することが可能となる。このため、CA
Tにより発生されたすべてのテストベクトルを有効に利
用することができる。この時、CATによるテストベクト
ルの発生の際、F/F6a,6bの出力の排他的論理和がハイレ
ベルとなるような付帯条件を付けてテストベクトルを発
生させるようにすれば、有効なテストベクトル発生の効
率化がはかられ、望ましい。

最後に、本実施例でのスキャンテストに関して若干注意
すべきことについて述べておく。本実施例では、最初の
テストベクトルをスキャン入力するためにテスト信号TE
STをロウレベル状態からハイレベル状態にすると、F/F8
の出力（選択信号SEL）はハイレベル状態となり、リセ
ット信号を与えられない限りハイレベル状態を保持する
構成となっている。このため、テストは、つねにF/F6a,
6bがバスバッファ3a,3bを制御するテスト動作状態で行
なわれることとなり、バス制御回路２の出力がバスバッ
ファ3a,3bを制御する論理パスのテストは実施されない
ことになる。しかし、この論理パスは、一般に通常動作
を利用した試験においても容易に試験できるため、特に
不都合を生じることはない。ただし、バスに接続される
マクロブロックの数が著しく多く、かつ制御が極めて複
雑で、上記論理パスを確実にテストしたい場合は、テス
ト信号TESTと選択信号SELが独立に外部から制御可能な
構成とする必要がある。しかしながら、こうした変更
も、本発明の範囲に含まれる。

なお、この発明は、上記実施例に限ることはなく、例え
ばバスに接続されるマクロブロックの個数に制約を受け
ることはない。２個以上のマクロブロックがバスにバス
バッファを介して接続されている場合には、マクロブロ
ックに対応して設けられスキャン入力により出力が設定
されるF/Fのいずれか１つを出力のみがハイレベル状態
となるような付帯条件を設定して、テストベクトルを発
生させるようにすればよい。また、バスが複数であって
も何ら問題とはならない。

また、上記実施例では、マクロブロックの出力データを
レジスタ５に保持し、保持した出力データをスキャンパ
ス方式により外部に出力して観測するようにしている
が、出力データを適当な出力端子を介して直ちに外部に
出力して観測するようにしても良い。また、上記実施例
ではF/F6a,6bはスキャンパス方式によりデータ設定、観
測するようにしているが、これらも１サイクルでデータ
設定、読出し可能となるようにしても良い。

［発明の効果］ 以上説明したように、この発明によれば、検査試験時
に、命令の実行処理時とは異なる制御情報によって、機
能要素の転送路への出力を制御するようにしたので、バ
ス衝突を発生させるようなテストベクトルでもバス衝突
を発生させることなく検査試験を実行することが可能と
なる。

これにより、テストベクトルの作成に労力を費やすこと
なく、効率の良い検査試験を容易に実施することが可能
な情報処理装置を提供することができるようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる情報処理装置の要
部構成を示す図、 第２図は第１図に示す装置のタイミングチャート図、 第３図は従来の情報処理装置の要部構成を示すブロック
図である。 1a,1b…マクロブロック ２…バス制御回路 3a,3b…バスバッファ ４…バス ５…レジスタ 6a,6b、８…フリップフロップ 7a,7b…セレクタ 9a,9b,10,11…論理ゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】被試験部となる複数のマクロブロックがそ
   れぞれ対応するバスバッファを介して共通のバスに接続
   され、命令を実行処理する通常動作状態及びマクロブロ
   ックを試験するテスト動作状態を有する情報処理装置で
   あって、 バスバッファを通常動作時に択一的に選択して出力可能
   状態とする第１の活性化信号を出力するバス制御回路
   と、 バスバッファをテスト動作時に択一的に選択して出力可
   能状態とする第２の活性化信号がマクロブロックのテス
   ト前に設定保持される設定手段と、 バス制御回路から出力される第１の活性化信号又は設定
   手段に設定保持された第２の活性化信号を選択してバス
   バッファに供給する選択手段と、 通常動作時には選択手段が第１の活性化信号を選択し、
   テスト動作時には選択手段が第２の活性化信号を選択す
   るように選択手段を制御する制御手段と を有することを特徴とする情報処理装置。
2. 【請求項２】前記設定手段は、マクロブロックのテスト
   結果がバスバッファを介してバスに出力される際に、バ
   ス制御回路から出力される第１の活性化信号を保持し、
   マクロブロックのテスト結果が外部に読み出されるとと
   もに保持された第１の活性化信号が読み出されてなる ことを特徴とする請求項１記載の情報処理装置。