JPH03138929A - シリサイド　ゲート　レベル　ランナ - Google Patents

シリサイド　ゲート　レベル　ランナ

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JPH03138929A JP2272492A JP27249290A JPH03138929A JP H03138929 A JPH03138929 A JP H03138929A JP 2272492 A JP2272492 A JP 2272492A JP 27249290 A JP27249290 A JP 27249290A JP H03138929 A JPH03138929 A JP H03138929A
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チー―ユアン　ル
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ジャンミー　サン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 肢歪公立 本発明は要素間のシリサイド相互接続を用いた集積回路
に係る。
本光凱■宜景 集積回路は低抵抗相互接続又は要素間のランナとともに
、要素への低抵抗電気的接触を必要とする。多結晶シリ
コンは比較的低い抵抗率を有し、両方の用途に広く用い
られ成功してきたが、なおより低い抵抗を得るために、
別の材料を探してきた。要素の寸法が減少し続けるとと
もに、そのような低い抵抗率の別のものが、より望まし
くすらなってきた。その理由は、相互接続の抵抗はその
断面積に反比例することである。現時点において最も広
く用いられているポリシリコンに代るものは、遷移金属
シリサイドである。そのようなシリサイドを製作するた
めに、いくつかの技術が開発されてきた。−例としての
技術において、シリサイドの製作は、Ｔｉ又はＣｏのよ
うな遷移金属をシリコン上に堆積させ、加熱して合成物
を生成させることにより進められる。遷移金属はシリコ
ンと反応し、シリサイドを形成する。この技術の１つの
共通的な実施例において、シリコンはシリサイドが最終
的に必要な部分にのみ存在し、未反応の金属はたとえば
エツチングにより除去しなければならないが、好ましく
ないシリサイドを除去する必要はない。得られるシリサ
イドはセルファラインで、当業者にはサリサイド（セル
ファライン・シリサイド）としばしばよばれる。サリサ
イドはゲート電極、ソース／ドレイン領域電極及び相互
接続に用いられる。別の例の技術では、ポリサイドとよ
ばれる構造が製作される。ポリシリコン及び遷移金属シ
リサイド層は、順次堆積させ、次に同時にパターン形成
する。ゲート及びゲートランナの両方は最上部にシリサ
イドをもつ、しかし、シリサイド／ポリシリコン構造の
ため、ゲートエツチングは制御することが難しい可能性
がある。
シリコン及び金属間の化学反応は、必然的にある程度の
下のシリコンを消費する。すなわち、下のシリコンは金
属と反応し、シリサイドを形成する。しかし、厚い低抵
抗シリサイド層を得るために必要な厚い金属層の堆積は
、ゲート及びソース／ドレイン領域の両方でしばしば好
ましくない。
ゲート中の厚いシリサイドは大きな応力を発生させ、そ
れがゲート酸化物とデバイス特性の両方の質に有害な影
響を及ぼすか、シリサイドによってはゲート酸化物を貫
き、かつデバイス特性に有害な影響を及ぼす。ゲート酸
化物がより薄（なり続けるとともに、後者の問題はより
大きくなる可能性がある。シリサイドはそれらが他の材
料に比べ低い抵抗をもつため、ソース／ドレイン領域上
で望ましい。しかし、ソース／ドレイン領域はサブミク
ロンの形状をもつ集積回路中では、浅い必要があり、こ
れらの領域上に厚い金属を堆積させると、これら領域の
全て又は一部分を消費する反応を起す可能性がある。
ソース／ドレイン領域とランナの両方にシリサイドを含
む構造を用いることは、理論的に可能であるが、実際に
行うのは難しい。なぜならば、ランチ上では厚いシリサ
イドが、またソース及びドレイン領域上では薄いシリサ
イドが必要であるという矛盾する要求があるからである
。一般に、ゲート中及び相互接続用のポリシリコン及び
シリサイド以外の材料を用いるにも、同様の問題がある
。
本主哩皇斐對 本発明の方法ではフィールド酸化物領域とゲート構造を
含むデバイス領域を含む基板上に、導電性ゲート材料の
層を堆積させ、フィールド酸化物上の導電性ゲート材料
をパターン形成し、ゲート材料を被覆する第１の誘電体
層を基板上に形成し、導電性ゲート材料の最上部表面が
、フィールド酸化物領域上で露出され、デバイス領域上
では露出されないように、誘電体をエッチバックし、露
出した導電性ゲート材料の導電率を増すことにより、集
積回路が製作される。好ましい一実施例において、導電
性ゲート材料はポリシリコンで、導電率はゲートランナ
を形成するパターン形成されたポリシリコン上にシリサ
イドを形成することにより増す、ゲート構造はサリサイ
ドではないが、フィールド酸化物上の低抵抗ゲートレベ
ルランチが得られる。更に別の好ましい実施例において
、ゲート構造の最上部は誘電体で、サリサイドソース及
びドレイン領域はもう１つのサリサイド形成プロセスで
形成される。
祥貴星記述 本発明の方法について、最初に具体的な実施例を参照し
ながら記述する。本発明のいくつかの修正について述べ
るが、当業者にはなお他の修正が明らかであろう。第１
図は本発明に従う製作の中間段階における集積回路の一
部、すなわち電界効果トランジスタの断面図である。描
かれているのは基板１、並びに絶縁性側壁５、ポリシリ
コン導電体７及びポリシリコンの最上部上に、必要に応
じて誘電体層９を有するゲート構造３、フィールド酸化
物１３、第２の誘電体、１１１５及びフィールド酸化物
上のポリシリコンランナ１７である。ゲート構造及びソ
ース／ドレイン領域を含むフィールド酸化物領域間の領
域を、デバイス領域とよぶことにする。シリサイド層１
９はソース／ドレイン領域工１に接触する。ランナもま
た絶縁性側壁５を有する。集積回路は多くのトランジス
タを有するが、説明を明瞭にするため、単一のトランジ
スタの一部のみが描かれている。
描かれている要素は、当業者には周知の技術のような詳
細に述べる必要のない周知の技術を用いて製作される。
ゲート酸化物のようないくつかのデバイス要素は、デバ
イス製作について述べるのにそれらが本質的でないため
、描かれてぃない。
しかし、製作工程の例のいくつかの特徴については、簡
単に触れる。ポリシリコンは全面に堆積させ、ランナ１
７及びゲート構造７を形成するため、リソグラフィでパ
ターン形成される。酸化工程又は酸化物堆積とそれに続
く非等方性エツチングにより、側壁スペーサ５を生成す
る。もし必要ならば、サリサイド形成工程は薄いサリサ
イド領域１９を製作するために行うことができる。もし
ゲート構造がポリシリコンの最上部に誘電体を持たない
ならば、サリサイドはゲート構造の最上部上に形成して
もよい。パターン形成されたポリシリコンを被覆する第
１の誘電体１５が、次に堆積され、続いて平坦化された
フォトレジストが堆積される。エッチバックにより第１
の誘電体が平坦化され、ポリシリコンランナ１７の最上
部表面が露出される。もし誘電体が最初にランナの最上
部に存在するならば、第１図に示されるように、平坦化
エッチにより除去される。エツチングはランチの表面か
ら誘電体が除去されたら、直ちに停止され、デバイス要
素すなわちソース／ドレインＳＲ域及びゲート構造が露
出されないようにする。すべてのランナの最上部表面か
ら確実に除去されるように、ある程度のオーバーエッチ
が望ましい。
Ｔｉ又はＣｏのようなシリサイド形成遷移金属を全面に
堆積させ、先に述べたように基本的にランナの最上部表
面であるランチの露出に部分上にシリサイドを形成する
ため、構造を加熱する。堆積させる金属の厚さは、シリ
サイドの所望の厚さにより決る。未反応の金属を除去さ
れ、もう１つ、すなわち第２の誘電体層を最終的な所望
の厚さに堆積させる。次にデバイス要素すなわちソース
、ドレイン及びゲートへの電気的接触のための窓を形成
するため、第２の誘電体層はパターン形成される。
ゲート電極構造の最上部上に誘電体が存在することは、
ゲート構造のオーバーエツチングを防止する上で本質的
でなく、第２図を考えると、更に明らかになるであろう
。第２図は第１図の断面図に対して直角にみた断面図で
ある。描かれているのは、基板１、層９、フィールド酸
化物領域１３、誘電体層１５、パターン形成されたポリ
シリコン層１７及びフィールド酸化物領域間であるデバ
イス領域２３である。デバイス領域２３内にはゲート及
びソース／ドレイン領域があり、これらの要素は明確に
するため、描かれていない。製作技術は第１図に関して
述べたものである。誘電体層１５はフィールド酸化物が
存在するため、フィールド酸化物領域１３上にあるより
、デバイス領域２３中の方が一般的に厚い、従って、平
坦化エッチバックはフィールド酸化物領域上のパターン
形成されたポリシリコン１７を除去するが、誘電体１５
によりマスクされたゲートを含むいずれのデバイス要素
にも影響を与えない。
他の変形も考えられる。もし必要ならば、これら領域の
ためのサリサイド形成工程が省けるように、ソース／ド
レイン領域はサリサイド領域１９である必要はない。も
し、それらがサリサイド領域ならば、ゲート構造の最上
部上の誘電体は、ゲートのサリサイド形成が望ましけれ
ば、省略することができる。そのように形成されたサリ
サイドは薄いであろう。ゲート構造上に誘電体が存在す
ることにより、もしゲートのサリサイド形成が望ましく
ないなら、ポリシリコン上へのシリサイドの形成が防止
される。
所望のプロセスにより、ソース／ドレイン領域用の薄い
シリサイドと、ランチ用の厚いシリサイドが得られる。
従・って、第２の誘電体層は金属のパターン形成に使用
できる本質的に平坦な表面をもつことが、容易に認識さ
れるであろう。
ここで述べた実施例の変形とともに、ここで述べた以外
の実施例も、当業者には容易に考えられるであろう、た
とえば、導電性ゲート材料はＴｉＮのような導電性窒化
物から成ってもよい、加えて、露出された導電正ゲート
材料すなわちランナの導電率は、タングステンのような
金属の選択的な堆積により、増加させてもよい。
【図面の簡単な説明】
第１図及び第２図は本発明の詳細な説明するのに有用な
構造の断面図である（尚、構造の明確化を図るために、
描かれた要素は、その大きさに比例して描かれていない
）。 く主要部分の符号の説明〉 ゲート構造　・・　　　　３ 基板　・・・　　　１ フィールド酸化物領域　　　　　　１３ゲート材料　　
　　　　１７ 第１の誘電体　・・・　　１５ ＦＩＧ、、　　１ Ｆ”ＩＧ、　　２

Claims (1)

  1. 【特許請求の範囲】 １、フィールド酸化物領域（１３）及びゲート構造（３
    ）を含むデバイス領域を含む基板（１）上に導電性ゲー
    ト材料（１７）の層を堆積させる工程、 前記酸化物領域（１３）上の前記導電性ゲ ート材料（１７）をパターン形成する工程、前記基板（
    １）上にゲート材料（１７）を 被覆する第１の誘電体（１５）を形成する工程、 前記第１の酸化物領域（１３）上では前記 導電性ゲート材料（１７）の最上部表面を露出させ、前
    記デバイス領域上では露出させないように、前記誘電体
    （１５）をエッチバックする工程、及び 前記露出した導電性ゲート材料（１７）の 導電率を増加させる工程 を含む集積回路の製作方法。 ２、特許請求の範囲第１項に記載の方法において、前記
    導電性ゲート材料（１７）はポリシリコンから成る集積
    回路の製作方法。 ３、特許請求の範囲第２項に記載の方法において、前記
    増加工程は、 シリサイド形成遷移金属の堆積及び シリサイド形成するための加熱 から成る集積回路の製作方法。 ４、特許請求の範囲第１項に記載の方法において、前記
    デバイス領域の選択された部分を露出する窓を形成する
    ため、第２の誘電体は堆積させ、パターン形成する工程
    が更に含まれる集積回路の製作方法。 ５、特許請求の範囲第４項に記載の方法において、前記
    窓の中に金属を堆積させる工程が更に含まれる集積回路
    の製作方法。 ６、特許請求の範囲第１項に記載の方法において、前記
    増加工程は前記露出した導電性ゲート材料上に、選択的
    にタングステンを堆積させることを更に含む集積回路の
    製作方法。 ７、特許請求の範囲第２項に記載の方法において、前記
    ソース及びドレイン領域にサリサイド形成工程を更に含
    む集積回路の製作方法。
JP2272492A 1989-10-12 1990-10-12 シリサイド ゲート レベル ランナ Expired - Lifetime JP3039798B2 (ja)

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