JPH03138953A - 高周波高出力トランジスタ - Google Patents
高周波高出力トランジスタInfo
- Publication number
- JPH03138953A JPH03138953A JP1276864A JP27686489A JPH03138953A JP H03138953 A JPH03138953 A JP H03138953A JP 1276864 A JP1276864 A JP 1276864A JP 27686489 A JP27686489 A JP 27686489A JP H03138953 A JPH03138953 A JP H03138953A
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- JP
- Japan
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- chips
- capacitor
- transistor
- chip
- metallized surface
- Prior art date
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
- H10W44/226—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF] for HF amplifiers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高周波高出力トランジスタに関し、特に入出力
整合用のコンデンサを内蔵したものに関するものである
。
整合用のコンデンサを内蔵したものに関するものである
。
高周波高出力トランジスタ、ことにIGHz以上の周波
数帯においてIW以上の出力を得るものは、入出力イン
ピーダンスが小さいので入出力の整合(マツチング)を
容易にし、広帯域化するために第3図に示すように絶縁
基板3の独立したメタライズ面7にトランジスタチップ
10a、10bと出力整合用コンデンサチップ11.a
、11b、llcとが交互にロウ付けされている。
数帯においてIW以上の出力を得るものは、入出力イン
ピーダンスが小さいので入出力の整合(マツチング)を
容易にし、広帯域化するために第3図に示すように絶縁
基板3の独立したメタライズ面7にトランジスタチップ
10a、10bと出力整合用コンデンサチップ11.a
、11b、llcとが交互にロウ付けされている。
回路配線(ボンディングワイヤ)を最短距離に配置し、
トランジスタチップ相互間のバランスを良くするため、
トランジスタチップとコンデンサチップとは同一のメタ
ライズ面にマウントされている。
トランジスタチップ相互間のバランスを良くするため、
トランジスタチップとコンデンサチップとは同一のメタ
ライズ面にマウントされている。
従来の高周波高出力トランジスタは、同一のメタライズ
面に複数のトランジスタチップとコンデンサチップとが
ロウ付けされているので、つぎのような問題がある。
面に複数のトランジスタチップとコンデンサチップとが
ロウ付けされているので、つぎのような問題がある。
(1)各チップのマウント位置出しが難しい。
(2)ロウ付けの際にスクラブ(こする)必要があるが
、その時ロウ流れ(第3図における18a〜18d)が
生じ、隣のチップの領域まではみ出してロウ付は作業を
困難にしたり、ロウ材がチップ表面まではい上がってシ
ョート不良の原因となる。
、その時ロウ流れ(第3図における18a〜18d)が
生じ、隣のチップの領域まではみ出してロウ付は作業を
困難にしたり、ロウ材がチップ表面まではい上がってシ
ョート不良の原因となる。
同一メタライズ面に異なったサイズのトランジスタチッ
プやコンデンサチップをロウ付けする場合や、さらに異
種ロウ材を使用する場合に、特に問題になる。
プやコンデンサチップをロウ付けする場合や、さらに異
種ロウ材を使用する場合に、特に問題になる。
本発明の高周波高出力トランジスタにおいて、同一メタ
ライズ面にトランジスタチップと出力整合用コンデンサ
チップとをロウ付けする際に、各々のトランジスタチッ
プとコンデンサチップとの間のメタライズ面にソルダー
ダムを設けている。
ライズ面にトランジスタチップと出力整合用コンデンサ
チップとをロウ付けする際に、各々のトランジスタチッ
プとコンデンサチップとの間のメタライズ面にソルダー
ダムを設けている。
本発明の第1の実施例について、第1図および第2図を
参照して説明する。
参照して説明する。
絶縁基板3にメタライズ面4,5,7.9が設けられて
おり、メタライズ面5は絶縁基板3の裏面と接続されて
(図示せず)接地されている。
おり、メタライズ面5は絶縁基板3の裏面と接続されて
(図示せず)接地されている。
メタライズ面4には入力端子1が、メタライズ面9には
出力端子2が接続されている。
出力端子2が接続されている。
絶縁基板3として厚さ0.8〜1.5μmの酸化ベリリ
ウム(ベリリア)が用いられ、Mo−MnnシフタNi
−Auメツキによりメタライズされている。
ウム(ベリリア)が用いられ、Mo−MnnシフタNi
−Auメツキによりメタライズされている。
入力端子1,2として鉄−ニッケル系合金が用いられ、
絶縁基板のメタライズ面4.9にはあらかじめAu−A
gなどでロウ付けされている。
絶縁基板のメタライズ面4.9にはあらかじめAu−A
gなどでロウ付けされている。
絶縁基板3のサイズはトランジスタチップのサイズや個
数によって変るが10mm口前後のものが多い。
数によって変るが10mm口前後のものが多い。
ソルダーダム8によって区切られたメタライズ面7には
、コンデンサチップlla、llb、11Cとトランジ
スタチップ10a、10bとが交互にロウ付けされる。
、コンデンサチップlla、llb、11Cとトランジ
スタチップ10a、10bとが交互にロウ付けされる。
接地メタライズ面5の入力端子1の側には入力整合用コ
ンデンサ6がロウ付けされる。
ンデンサ6がロウ付けされる。
入力整合用コンデンサ6はコンデンサパターン6aと接
地パターン6bとからなり、それぞれ金属細線12a、
12b、13a、13bでトランジスタチップ10a、
10bと接続され、第2図の等価回路における16.1
7.6を通じて接地されている。
地パターン6bとからなり、それぞれ金属細線12a、
12b、13a、13bでトランジスタチップ10a、
10bと接続され、第2図の等価回路における16.1
7.6を通じて接地されている。
コンデンサチップおよびトランジスタチップのロウ付け
には、ハード系の共晶合金が用いられることが多い。
には、ハード系の共晶合金が用いられることが多い。
例えばNPNトランジスタにはAu−8bの、セラミッ
ク製チップコンデンサにはAu−3iの共晶合金片が用
いられる。
ク製チップコンデンサにはAu−3iの共晶合金片が用
いられる。
ソルダーダムとしては一般的にアルミナコートが用いら
れる。絶縁基板3の表面のMo−Mnメタライズ面に厚
さ10μmのアルミナをスクリーンプリントする。アル
ミナはロウ材の濡れ付きが悪いのでロウ材の流れを阻止
することができる。
れる。絶縁基板3の表面のMo−Mnメタライズ面に厚
さ10μmのアルミナをスクリーンプリントする。アル
ミナはロウ材の濡れ付きが悪いのでロウ材の流れを阻止
することができる。
その幅は50μmが適切である。
さらにハーメチックシールのための封止キャップが取り
付けられる。そのなめに絶縁基板3にアルミナなどによ
る額縁を設けることがある。
付けられる。そのなめに絶縁基板3にアルミナなどによ
る額縁を設けることがある。
つぎに本発明の第2の実施例について説明する。
ここではソルダーダムとして、第1の実施例のアルミナ
コートの替りにMo−Mnメタライズ面のNi−Auメ
ツキを省略するか、あるいはエツチング除去して、ロウ
材の濡れ付きを防ぐ。
コートの替りにMo−Mnメタライズ面のNi−Auメ
ツキを省略するか、あるいはエツチング除去して、ロウ
材の濡れ付きを防ぐ。
従来技術において金属細線15a、15b、15c、1
5dの接続のために用いられていた直線状のソルダーダ
ム8が、本発明においてはコンデンサチップlla、l
lb、llcとトランジスタチ・yz710a、10b
との間にまで枝状に延長されており、ロウ付けの際にス
クラブしてもロウ材が隣のチップ領域まで流れることは
ない。
5dの接続のために用いられていた直線状のソルダーダ
ム8が、本発明においてはコンデンサチップlla、l
lb、llcとトランジスタチ・yz710a、10b
との間にまで枝状に延長されており、ロウ付けの際にス
クラブしてもロウ材が隣のチップ領域まで流れることは
ない。
このソルダーダム8はチップマウントの位置決めにも役
立たせることができる。
立たせることができる。
特に超高周波帯の内部整合回路を構成するときに、等間
隔で完全な対称性を保つことにより優れたマツチング特
性を実現することができる。
隔で完全な対称性を保つことにより優れたマツチング特
性を実現することができる。
第1図は本発明の一実施例を示す平面図、第21図はそ
の等価回路図、第3図は従来技術による高周波高出力ト
ランジスタを示す平面図である。 1・・・入力端子、2・・・出力端子、3・・・絶縁基
板、4、・・・メタライズ面、6・・・入力整合用コン
デンサ、6a・・・コンデンサパターン、6b・・・接
地パターン、7・・・メタライズ面、8・・・ソルダー
ダム、9・・・メタライズ面、10・・・トランジスタ
、10a。 i o b−・・トランジスタチップ、11a、1’l
b。 11 c ・−・コンデンサチップ、12a、12b、
12c金属細線、13・・・インダクタンス、13a。 13b・・・金属細線、14・・・インダクタンス、1
4a、14b、14c・・・金属細線、15・・・イン
ダクタンス、15a、15b、1 !5c・−金属細線
、16.17−・・インダクタンス、18a、18b、
18c、tsci・・・ロウ材流れ部。
の等価回路図、第3図は従来技術による高周波高出力ト
ランジスタを示す平面図である。 1・・・入力端子、2・・・出力端子、3・・・絶縁基
板、4、・・・メタライズ面、6・・・入力整合用コン
デンサ、6a・・・コンデンサパターン、6b・・・接
地パターン、7・・・メタライズ面、8・・・ソルダー
ダム、9・・・メタライズ面、10・・・トランジスタ
、10a。 i o b−・・トランジスタチップ、11a、1’l
b。 11 c ・−・コンデンサチップ、12a、12b、
12c金属細線、13・・・インダクタンス、13a。 13b・・・金属細線、14・・・インダクタンス、1
4a、14b、14c・・・金属細線、15・・・イン
ダクタンス、15a、15b、1 !5c・−金属細線
、16.17−・・インダクタンス、18a、18b、
18c、tsci・・・ロウ材流れ部。
Claims (1)
- 【特許請求の範囲】 1、絶縁基板のメタライズ面にトランジスタチップと出
力整合用コンデンサチップとをロウ付けして、配線して
から封止する高周波高出力トランジスタにおいて、各ト
ランジスタチップとコンデンサチップとの境界にソルダ
ーダムを設けたことを特徴とする高周波高出力トランジ
スタ。 2、ソルダーダムをアルミナコートとする請求項1記載
の高周波高出力トランジスタ。 3、モリブデン−マンガン(Mo−Mn)処理のみのメ
タライズ面をソルダーダムとする請求項1記載の高周波
高出力トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276864A JPH03138953A (ja) | 1989-10-23 | 1989-10-23 | 高周波高出力トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276864A JPH03138953A (ja) | 1989-10-23 | 1989-10-23 | 高周波高出力トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03138953A true JPH03138953A (ja) | 1991-06-13 |
Family
ID=17575480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1276864A Pending JPH03138953A (ja) | 1989-10-23 | 1989-10-23 | 高周波高出力トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03138953A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000033378A1 (en) * | 1998-12-02 | 2000-06-08 | Ericsson Inc. | High frequency power transistor device |
| WO2001056082A1 (en) * | 2000-01-28 | 2001-08-02 | Ericsson Inc. | Auto-aligning power transistor package |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57202747A (en) * | 1981-11-09 | 1982-12-11 | Nec Corp | Electronic circuit device |
-
1989
- 1989-10-23 JP JP1276864A patent/JPH03138953A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57202747A (en) * | 1981-11-09 | 1982-12-11 | Nec Corp | Electronic circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000033378A1 (en) * | 1998-12-02 | 2000-06-08 | Ericsson Inc. | High frequency power transistor device |
| US6177834B1 (en) | 1998-12-02 | 2001-01-23 | Ericsson, Inc. | Output matched LDMOS power transistor device |
| WO2001056082A1 (en) * | 2000-01-28 | 2001-08-02 | Ericsson Inc. | Auto-aligning power transistor package |
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