JPH04180401A - 高周波伝送線路 - Google Patents

高周波伝送線路

Info

Publication number
JPH04180401A
JPH04180401A JP2309258A JP30925890A JPH04180401A JP H04180401 A JPH04180401 A JP H04180401A JP 2309258 A JP2309258 A JP 2309258A JP 30925890 A JP30925890 A JP 30925890A JP H04180401 A JPH04180401 A JP H04180401A
Authority
JP
Japan
Prior art keywords
wiring
reference potential
package
transmission line
frequency transmission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2309258A
Other languages
English (en)
Inventor
Chiyoshi Kamata
千代士 鎌田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2309258A priority Critical patent/JPH04180401A/ja
Priority to US07/791,291 priority patent/US5294751A/en
Publication of JPH04180401A publication Critical patent/JPH04180401A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W44/00—Electrical arrangements for controlling or matching impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0219—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in printed circuit boards [PCB], e.g. insert-mounted components [IMC]
    • H05K1/183—Printed circuits structurally associated with non-printed electric components associated with components mounted in printed circuit boards [PCB], e.g. insert-mounted components [IMC] associated with components mounted in and supported by recessed areas of the PCBs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09254—Branched layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Control Of Motors That Do Not Use Commutators (AREA)
  • Waveguides (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野） 本発明は、ＩＣパッケージ、配線基板、半導体チップを
始めとする各種電子部品の配線技術に関し、特に高層波
信号の伝送に適用して育効な技術に関するものである。
〔従来の技術〕
特開昭６３−１５５７９１号公報には、信号配線間のク
ロストークノイズの低減を目的とした多層配線基板が開
示されている。上記多層配線基板は、上下のグランド層
に挟まれた信号配線の両側にグランド配線を形成すると
ともに、上記グランド配線と上下のグランド層とを電気
的に接続し、これらのグランド配線およびグランド層で
それぞれの信号配線をシールドすることによって、信号
伝播に伴うクロストークノイズの低減゛を図っている。
〔発明が解決しようとする課題〕
しかしながら、本発明者の検討によれば、前記多層配線
基板は、信号配線とグランド配線との間に形成される相
互インダクタンスや、信号配線およびグランド配線の自
己インダクタンスに起因して信号配線とグランド配線と
の間に生じる共振についての配慮がなされていないため
、信号の周波数が数Ｇ七〜数十Ｇ＆程度の高周波になる
と、その波形が劣化したり、伝送が不能になったりする
などの問題があった。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、高周波信号の伝送に好適な配線技術を
提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
本願の一発明は、一端か互いに接続され、他端か基準電
位に接続された一対の配線成分によって構成された基準
電位配線を信号配線に沿って配置した高周波伝送線路で
ある。
〔作用〕
上記した手段によれば、基準電位配線を一端か互いに接
続され、他端がそれぞれ基準電位に接続された一対の配
線成分で構成することにより、信号配線を流れる信号電
流によって上記基準電位配線に誘起される電磁誘導電流
は、基準電位配線を構成する一方の配線成分と他方の配
線成分とでその向きが互いに逆になり、かつ信号電流の
流れる方向に対して正逆方向対となる。これにより、基
準電位配線の自己インダクタンスおよび信号配線と基準
電位配線との間の相互インダクタンスは、それぞれのイ
ンダクタンス成分か互いに打消し合って小さくなるので
、信号配線と基準電位配線との間に生じる共振の周波数
（ｆｏ）は、下記の弐ｆ　ｅ　＝　（１／　２π！ロロ
） （式中、Ｌは配線間の相互インダクタンスまたは配線の
自己インダクタンス、Ｃは配線間の容量をそれぞれ表す
）により、大きくなる。
そこで、上記共振周波数を信号電流の周波数の帯域外に
シフトさせることにより、信号配線と基準電位配線との
間に生じる共振を抑制することが可能となる。
以下、本発明を実施例により詳述する。なお、実施例を
説明するための全図において、同一機能を有するものは
同一の符号を付し、その繰り返しの説明は省略する。
〔実施例〕
本発明の高周波伝送線路を適用したＩＣパッケージを第
１図〜第４図に示す。第１図はこのＩＣパッケージの要
部斜視図、第２図は同じく平面図、第３図は第２図の■
−■線における断面図、第４図は配線の配置を示す平面
図である。
本実施例のＩＣパッケージｌは、いわゆるセラミックパ
ッケージであり、パッケージ本体は、基板２、枠体３、
キャップ４および基準電位（ＧＮＤ）面５により構成さ
れている。上記基板２、枠体３およびキャップ４は、例
えばアルミナ、ムライト、窒化アルミニウムなとのセラ
ミックからなり、上記基準電位面５は、例えばコバール
、４２アロイなどの導電体からなる。上記基板２、枠体
３、キャップ４および基準電位面５によって囲まれたキ
ャビティ６の内部には、例えば超高速でスイッチング動
作を行う論理集積回路を備えたＧａＡｓ（ガリウム・ヒ
素）からなる半導体チップ７か搭載されている。上記半
導体チップ７は、Ａｕ−３ｎ共晶合金などのろう材８に
よって基準電位面５の上に接合されている。
上記基板２の主面には、例えばＷ（タングステン）なと
の高融点金属を厚膜印刷した所定本数のパッケージ配線
９が形成されている。上記パッケージ配線９は、半導体
チップ７内の論理集積回路を駆動する外部信号源のイン
ピーダンスと同一の値の特性インピーダンス（例えば５
ｏΩ）を有しており、所定の誘電率を有する基板２およ
びその下面に接合された基準電位面５とともに、いわゆ
るマイクロストリップラインを構成している。上記パッ
ケージ配線９の一端と半導体チップ７とは、例えばＡｕ
などの導電体からなるボンディングワイヤ１０を介して
電気的に接続されている。また、上記パッケージ配線９
の他端には、コバール、４２アロイなどの導電体からな
る外部リード１１がろう付けされている。
上記パッケージ配線９の両側には、パッケージ配線９と
平行して延在する基準電位配線１２が形成されている。
上記基準電位配線１２は、その−端が基準電位面５と電
気的に接続されている。すなわち、本実施例のＩＣパッ
ケージｌは、それぞれのパッケージ配線９を基準電位配
線１２および基準電位面５でシールドすることによって
、信号伝播に伴うクロストークノイズの低減を図ってい
る。上記基準電位配線１２は、例えばパッケージ配線９
と同一の工程で形成された同一の導電体からなる。なお
、上記クロストークノイズの低減効果を向上させるため
に、基板２の上方（例えば枠体３の内部）に第二の基準
電位面５を配置し、この基準電位面５と上記基準電位配
線１２とを電気的に接続する構成を採用してもよい。
第１図に示すように、上記基準電位配線１２は、一端が
互いに接続され、他端がぞれぞれ基準電位面５に接続さ
れた一対の配線成分Ｇ　、、　Ｇ　、からなるヘアピン
状のパターンを育している。そのため、パッケージ配線
９に信号電流が流れると、その両側の基準電位配線１２
には、第５図に示すように、一方の配線成分（Ｇ１）と
他方の配線成分（Ｇ、）とでその向きが互いに逆となり
、かつ信号電流の流れる方向に対して正逆方向対となっ
た電磁誘導電流が流れる。これにより、基準電位配線１
２の自己インダクタンスは、一方の配線成分（Ｇ１）の
インダクタンスと、他方の配線成分（Ｇりのインダクタ
ンスとが互いに打消し合うため、基準電位配置ｓ１２を
一本の配線で構成した場合に比べて小さくなる。また、
パッケージ配線９と基準電位配線１２との間の相互イン
ダクタンスも、それぞれのインダクタンス成分が互いに
打消し合うため、基準電位配線１２を一本の配線で構成
した場合に比べて小さくなる。
上記基準電位配線１２を一対の配線成分Ｇ、Ｇ、で構成
した場合（本実施例）と、−本の配線で構成した場合（
従来）とにおけるパッケージ配線９の自己インダクタン
ス（Ｌ、）、基準電位配線１２の自己インダクタンス（
Ｌ６）およびパッケージ配線９と基準電位配線１２との
相互インダクタンス（Ｍ、、）の実測値を下記の表に示
す。ここで、パッケージ配線９、基準電位配線１２およ
び基準電位面５は、それぞれ第６図（本実施例）および
第７図（従来）に示す寸法を有しているものとする。
表　　　　　　　　　　　　〔単位：ｎＨ）上記の表か
ら明らかなように、基準電位配線１２を一対の配線成分
Ｇ、、Ｇ、で構成した本実施例のＩＣパッケージｌは、
基準電位配線１２の自己インダクタンス（Ｌａ）を従来
の２８分の１に、またパッケージ配線９と基準電位配線
１２との相互インダクタンス（Ｍ　ａ−ａ）を従来の１
８９分の１にそれぞれ低減することができた。すなわち
、パッケージ配線９と基準電位配線１２との間に生じる
共振周波数（ｆｏ）は、下記の式 ％式％） （式中、Ｌは配線９，１２の自己または相互インダクタ
ンス、Ｃは配線９，１２ｆｌｌの容量）で示されるよう
に、自己（または相互）インダクタンスと反比例の関係
にあるため、本実施例のＩＣパッケージｌによれば、上
記共振周波数（ｆ、）を従来よりも大きくすることがで
きる。従って、上記共振周波数（ｆｏ）をパッケージ配
線９を流れる信号電流の周波数の帯域外にシフトさせる
ことにより、パッケージ配線９と基準電位配線１２との
間に生じる共振を抑制することが可能となる。
このように、一端が互いに接続され、他端がそれぞれ基
準電位に接続された一対の配線成分で構成された基準電
位配線を信号配線に沿って配置した本実施例のＩＣパッ
ケージによれば、下記の効果を得ることができる。
（１）、パッケージ配線９と基準電位記線１２との間に
生じる共振を抑制することができるので、信号の波形の
劣化や、伝送不能を改善することができる。
（２）、パッケージ配線９のインピーダンス整合を図っ
ているので、信号の反射や波形の劣化を改善することが
できる。
（３）、パッケージ配線９を基準電位配線１２および基
準電位面５でシールドしているので、信号伝播に伴うク
ロストークノイズを低減することができる。
（４）、上記！１１〜（３）により、数Ｇ七〜数十Ｇ翫
の高周波信号の伝送に好適なＩＣパッケージを提供する
ことができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
前記実施例の基準電位配線は、ヘアピン状のパターンを
有していたか、例えば第８図に示すように、ループ状の
パターンを有するものであってもよい。
前記実施例の基準電位配線は、パッケージ配線と同一の
配線層（基板の主面）に配置したか、第９図に示すよう
に、パッケージ配線とは異なる配線層（例えば基板の内
層）に配置することもてきる。また、ｔ７ＪＩＯ図に示
すように、基準電位配線を二層化し、基板または枠体に
開孔したスルーホール１３を通じて接続してもよい。
以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野であるＩＣパッケージ内
の信号伝送線路に適用した場合について説明したか、本
発明はそれに限定されるものではなく、例えば超高速で
スイッチング動作を行う論理集積回路を備えた半導体チ
ップの内部配線や、高周波伝送用の配線基板を始めとす
る各種電子部品の配線構造に適用することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
一端が互いに接続され、他端が基準電位に接続された一
対の配線成分で構成された基準電位配線を信号配線に沿
って配置することにより、信号配線と基準電位配線との
間に共振が生じない高周波伝送線路を提供することがで
きる。
【図面の簡単な説明】
第１図は、本発明の一実施例である高周波伝送線路を示
すＩＣパッケージの要部破断斜視図、第２図は、このＩ
Ｃパッケージの平面図、第３図は、第２図の■−■線に
おける断面図、第４図は、このＩＣパッケージの配線パ
ターンを示す平面図、 第５図は、パッケージ配線を流れる信号電流とこの信号
電流によって基準電位配線に誘起される電磁誘導電流の
それぞれの方向を示す図、第６図および第７図は、パッ
ケージ配線、基準電位配線および基準電位面の寸法をそ
れぞれ示す図、 第８図乃至第１θ図は、本発明の他の実施例である高周
波伝送線路の基準電位配線パターンをそれぞれ示す図で
ある。 】・・・ＩＣパッケージ、２・・・基板、３・・・枠体
、４・・・キャップ、５・・・基準電位面、６・・・キ
ャビティ、７・・・半導体チップ、８・・・ろう材、９
・・・パッケージ配線、ｌＯ・・・ポンディングワイヤ
、１１・・・外部リード、１２・・・基準電位配線、１
３・・・スルーホール。 代理人　弁理士　筒　井　大　和

Claims (6)

    【特許請求の範囲】
  1. １．一端が互いに接続され、他端が基準電位に接続され
    た一対の配線成分からなる基準電位配線を信号配線に沿
    って配置したことを特徴とする高周波伝送線路。
  2. ２．前記基準電位配線は、前記信号配線と同一の配線層
    に設けられていることを特徴とする請求項１記載の高周
    波伝送線路。
  3. ３．前記基準電位配線は、前記信号配線とは異なる配線
    層に設けられていることを特徴とする請求項１記載の高
    周波伝送線路。
  4. ４．ＩＣパッケージ内に設けられた配線であることを特
    徴とする請求項１，２または３記載の高周波伝送線路。
  5. ５．配線基板に設けられた配線であることを特徴とする
    請求項１，２または３記載の高周波伝送線路。
  6. ６．半導体チップ内に設けられた配線であることを特徴
    とする請求項１，２または３記載の高周波伝送線路。
JP2309258A 1990-11-15 1990-11-15 高周波伝送線路 Pending JPH04180401A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2309258A JPH04180401A (ja) 1990-11-15 1990-11-15 高周波伝送線路
US07/791,291 US5294751A (en) 1990-11-15 1991-11-13 High frequency signal transmission line structure having shielding conductor unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2309258A JPH04180401A (ja) 1990-11-15 1990-11-15 高周波伝送線路

Publications (1)

Publication Number Publication Date
JPH04180401A true JPH04180401A (ja) 1992-06-26

Family

ID=17990834

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2309258A Pending JPH04180401A (ja) 1990-11-15 1990-11-15 高周波伝送線路

Country Status (2)

Country Link
US (1) US5294751A (ja)
JP (1) JPH04180401A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376902A (en) * 1993-08-31 1994-12-27 Motorola, Inc. Interconnection structure for crosstalk reduction to improve off-chip selectivity

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5760452A (en) * 1991-08-22 1998-06-02 Nec Corporation Semiconductor memory and method of fabricating the same
JPH0685154A (ja) * 1992-09-07 1994-03-25 Hitachi Ltd 半導体集積回路装置
US5436405A (en) * 1993-02-12 1995-07-25 Alcatel Network Systems, Inc. Electromagnetically shielded microstrip circuit and method of fabrication
US5536906A (en) * 1993-07-23 1996-07-16 Texas Instruments Incorporated Package for integrated circuits
US5761049A (en) * 1994-09-19 1998-06-02 Hitachi, Ltd. Inductance cancelled condenser implemented apparatus
US5672909A (en) * 1995-02-07 1997-09-30 Amkor Electronics, Inc. Interdigitated wirebond programmable fixed voltage planes
US5541453A (en) * 1995-04-14 1996-07-30 Abb Semiconductors, Ltd. Power semiconductor module
US5734307A (en) * 1996-04-04 1998-03-31 Ericsson Inc. Distributed device for differential circuit
JPH09289404A (ja) 1996-04-24 1997-11-04 Honda Motor Co Ltd リボンとボンディングワイヤとマイクロ波回路用パッケージ
US6143990A (en) * 1996-06-25 2000-11-07 Fuji Xerox Co., Ltd. Printed wiring board with two ground planes connected by resistor
US5729183A (en) * 1996-11-27 1998-03-17 Dell Usa, L.P. Tuned guard circuit for conductive transmission lines on a printed circuit board
US7321485B2 (en) 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
US7336468B2 (en) 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
JPH1174396A (ja) * 1997-08-28 1999-03-16 Kyocera Corp 高周波用入出力端子ならびに高周波用半導体素子収納用パッケージ
US7020958B1 (en) * 1998-09-15 2006-04-04 Intel Corporation Methods forming an integrated circuit package with a split cavity wall
US5994766A (en) * 1998-09-21 1999-11-30 Vlsi Technology, Inc. Flip chip circuit arrangement with redistribution layer that minimizes crosstalk
US6181004B1 (en) * 1999-01-22 2001-01-30 Jerry D. Koontz Digital signal processing assembly and test method
SE514425C2 (sv) * 1999-06-17 2001-02-19 Ericsson Telefon Ab L M Övergång mellan stripline och mikrostrip i kavitet i flerlagers mönsterkort
US6288344B1 (en) * 1999-08-20 2001-09-11 Cardiac Pacemakers, Inc. Integrated EMI shield utilizing a hybrid edge
TW434764B (en) * 1999-12-03 2001-05-16 Via Tech Inc Structure for reducing the mutual inductance between adjacent wires on a substrate
TW462212B (en) * 2000-01-12 2001-11-01 Via Tech Inc Structure and method for decreasing mutual inductance between the adjacent conduction wires on the substrate
US7884666B1 (en) 2000-10-11 2011-02-08 Silicon Laboratories Inc. Method and apparatus for reducing interference
US7186924B2 (en) * 2003-10-21 2007-03-06 International Business Machines Corporation Dielectric structure for printed circuit board traces
TW200404706A (en) * 2003-12-05 2004-04-01 Chung Shan Inst Of Science Composite material structure for rotary-wings and its producing method
US6992250B2 (en) * 2004-02-26 2006-01-31 Kyocera Corporation Electronic component housing package and electronic apparatus
DE102004035080A1 (de) * 2004-05-27 2005-12-29 Infineon Technologies Ag Anordnung zur Verringerung des elektrischen Übersprechens auf einem Chip
US7348666B2 (en) * 2004-06-30 2008-03-25 Endwave Corporation Chip-to-chip trench circuit structure
US7411279B2 (en) * 2004-06-30 2008-08-12 Endwave Corporation Component interconnect with substrate shielding
JP2008537843A (ja) 2005-03-01 2008-09-25 エックストゥーワイ アテニュエイターズ，エルエルシー 内部で重なり合った調整器
JP5309416B2 (ja) * 2005-07-19 2013-10-09 ソニー株式会社 光モジュール
US9214431B1 (en) * 2006-05-25 2015-12-15 Qualcomm Incorporated On-chip/off-chip magnetic shielding loop
JP5504712B2 (ja) * 2009-06-30 2014-05-28 日立金属株式会社 高速伝送用回路基板の接続構造
US9107325B1 (en) 2009-08-10 2015-08-11 The Boeing Company Systems and methods of coupling sensors to a structure
WO2012018471A1 (en) * 2010-08-05 2012-02-09 The Boeing Company Systems and methods of coupling digitizing sensors to a structure
US9237662B2 (en) * 2010-09-28 2016-01-12 Kyocera Corporation Device housing package and electronic apparatus employing the same
WO2013015216A1 (ja) * 2011-07-26 2013-01-31 京セラ株式会社 半導体素子収納用パッケージ、これを備えた半導体装置および電子装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4396795A (en) * 1981-06-30 1983-08-02 Rca Corporation Non-contacting RF shielding gasket with molded stub members
US4925024A (en) * 1986-02-24 1990-05-15 Hewlett-Packard Company Hermetic high frequency surface mount microelectronic package
JPS63155791A (ja) * 1986-12-19 1988-06-28 日本電気株式会社 高密度多層配線基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376902A (en) * 1993-08-31 1994-12-27 Motorola, Inc. Interconnection structure for crosstalk reduction to improve off-chip selectivity

Also Published As

Publication number Publication date
US5294751A (en) 1994-03-15

Similar Documents

Publication Publication Date Title
JPH04180401A (ja) 高周波伝送線路
KR0156334B1 (ko) 차폐 본딩 와이어를 구비하는 고주파, 고밀도용 반도체 칩 패키지
KR910000241B1 (ko) 반도체장치
KR900001273B1 (ko) 반도체 집적회로 장치
US6300161B1 (en) Module and method for interconnecting integrated circuits that facilitates high speed signal propagation with reduced noise
JP3859340B2 (ja) 半導体装置
JP2001110942A (ja) 高性能集積回路パッケージの一定インピーダンス配路
JP3357435B2 (ja) 半導体集積回路装置
JP2002252300A (ja) 基板および半導体チップパッケージ
JP3058898B2 (ja) 半導体装置及びその評価方法
JP2728322B2 (ja) 半導体装置
JP3116782B2 (ja) 誘導相殺コンデンサを備えた回路基板
JP2674553B2 (ja) 半導体装置
US7091803B2 (en) Signal transmission structure
JP2663178B2 (ja) 半導体装置
JP2000294733A (ja) 高周波フリップチップ実装基板のパターンレイアウト
JPH05226498A (ja) 高周波伝送線路
JPH01143502A (ja) マイクロ波集積回路
JPH0423827B2 (ja)
JP3436595B2 (ja) 半導体装置
JPH0427170Y2 (ja)
JP2002190546A (ja) 多層高周波パッケージ基板
JPH0629347A (ja) Ｔａｂパッケージ及びその製造方法
JPH04256352A (ja) マルチチップ型半導体装置
JP3034376B2 (ja) 半導体集積回路装置