JPH03139018A - 可変分周回路 - Google Patents
可変分周回路Info
- Publication number
- JPH03139018A JPH03139018A JP1278203A JP27820389A JPH03139018A JP H03139018 A JPH03139018 A JP H03139018A JP 1278203 A JP1278203 A JP 1278203A JP 27820389 A JP27820389 A JP 27820389A JP H03139018 A JPH03139018 A JP H03139018A
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- JP
- Japan
- Prior art keywords
- signal
- frequency
- phase
- counter
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、無線送受信装置等における高周波数の局部発
振信号、送信発振信号を連続間隔（ステップ）等で生成
するために好適なスリップ位相制御ＰＬＬに関する。
振信号、送信発振信号を連続間隔（ステップ）等で生成
するために好適なスリップ位相制御ＰＬＬに関する。
［従来の技術］
無線通信装置等に用いられる高精度の周波数制御発振手
段として、アナログ、デジタル式のＰＬＬ （位相差制
御開発振器ンが多用されている。
段として、アナログ、デジタル式のＰＬＬ （位相差制
御開発振器ンが多用されている。
この種の高Ｃ／Ｎ比（搬送波信号／雑音）の出力信号が
得られるＰＬＬの好例として、当山願人に係るスリップ
位相制御ＰＬＬ （特開昭６３−２６５８９号公報参照
）を挙げることができる。
得られるＰＬＬの好例として、当山願人に係るスリップ
位相制御ＰＬＬ （特開昭６３−２６５８９号公報参照
）を挙げることができる。
このスリップ位相制御ＰＬＬはＶＣＯ（電圧制御発振器
）、位相比較器、低域フィルタ（ＬＰＦ）、且つパルス
スワロ−型の２係数プリスケーラ、スワロ−カウンタ、
メインカウンタからなる可変分周回路（プログラマブル
・デバイダ）の慣用手段を有している。
）、位相比較器、低域フィルタ（ＬＰＦ）、且つパルス
スワロ−型の２係数プリスケーラ、スワロ−カウンタ、
メインカウンタからなる可変分周回路（プログラマブル
・デバイダ）の慣用手段を有している。
さらに、周期Ｔ毎に可変分周数を（ｎ＋ｑ）（ｑ≠０の
整数）分周するとともに、周期Ｔの鋸歯状波を発生する
鋸歯状波発生器を備えている。そして、位相比較器の出
力のスリップ位相波形を打ち消すように鋸歯状波発生器
の出力信号が、低域フィルタで加算または減算される。
整数）分周するとともに、周期Ｔの鋸歯状波を発生する
鋸歯状波発生器を備えている。そして、位相比較器の出
力のスリップ位相波形を打ち消すように鋸歯状波発生器
の出力信号が、低域フィルタで加算または減算される。
このような構成においては、ＶＣＯのバリキャップ等に
印加される制御電圧、特に、低電圧部にリップルが生起
しないため、ＮＦ （ノイズフキュア）が向上して、高
Ｃ／Ｎ比の出力信号がＶＣＯから得られる。
印加される制御電圧、特に、低電圧部にリップルが生起
しないため、ＮＦ （ノイズフキュア）が向上して、高
Ｃ／Ｎ比の出力信号がＶＣＯから得られる。
そして、可変分周回路は２係数プリスケーラの分周数が
２１１と２Ｘ＋１において、スワロ−カウンタでは設定
数ｍに対してｍカウントの動作を行い、さらに、メイン
カウンタでは設定数ｎに対してｎ分周の動作を行う。メ
インカウンタでｎカウントが行われる際のｍカウント期
間は２係数プリスケーラにおいては２’ ＋１分周の動
作を行い、残りのｎ−ｍカウント期間に２係数プリスケ
ーラでは２°分周の動作が行われる。
２１１と２Ｘ＋１において、スワロ−カウンタでは設定
数ｍに対してｍカウントの動作を行い、さらに、メイン
カウンタでは設定数ｎに対してｎ分周の動作を行う。メ
インカウンタでｎカウントが行われる際のｍカウント期
間は２係数プリスケーラにおいては２’ ＋１分周の動
作を行い、残りのｎ−ｍカウント期間に２係数プリスケ
ーラでは２°分周の動作が行われる。
ここで総合分周数ｑは、
ｑ＝ｍｘ （２’ ＋１）＋ （ｎ−ｍ）ｘ２”＝
ｍ＋ ２ ’ ｘ ｎ
＝（１）で示される。
ｍ＋ ２ ’ ｘ ｎ
＝（１）で示される。
［発明が解決しようとする課題］
上記の従来の技術に係るスリップ位相制御ＰＬＬは高精
度の発振周波数制御が可能であるが、比較的構成が煩瑣
である。
度の発振周波数制御が可能であるが、比較的構成が煩瑣
である。
ここで回路規模の低減を考慮した場合、ＬＰＦに供給さ
れるスリップ位相波形の打ち消しのための信号の生成に
、前記設定数ｍがＯから２°−１まで変化することに着
目し、２係数プリスケーラの分周数が２′４の一定値と
なる区間の２係数プリスケーラの出力パルスをカウント
するＤ／Ａ変換手段の付加構成が考えられる。
れるスリップ位相波形の打ち消しのための信号の生成に
、前記設定数ｍがＯから２°−１まで変化することに着
目し、２係数プリスケーラの分周数が２′４の一定値と
なる区間の２係数プリスケーラの出力パルスをカウント
するＤ／Ａ変換手段の付加構成が考えられる。
然しながら、前記Ｄ／Ａ変換手段におけるＤ／Ａ変換の
範囲はＯからｎ−２１′に限定されるものであり、多桁
のＤ／Ａ変換手段は実現できない。このため高精度の周
波数制御とともに回路規模、信号処理規模の低減の要請
から、その改善が課題とされていた。
範囲はＯからｎ−２１′に限定されるものであり、多桁
のＤ／Ａ変換手段は実現できない。このため高精度の周
波数制御とともに回路規模、信号処理規模の低減の要請
から、その改善が課題とされていた。
本発明は係る課題に鑑みてなされたものであって、比較
的簡易な回路構成のもとに、位相比較出力信号における
スリップ位相波形が、高精度に打ち消されてＶＣＯに印
加されて高Ｃ／Ｎ比の発振周波数制御が可能となるスリ
ップ位相制御ＰＬＬを提供することを目的とする。
的簡易な回路構成のもとに、位相比較出力信号における
スリップ位相波形が、高精度に打ち消されてＶＣＯに印
加されて高Ｃ／Ｎ比の発振周波数制御が可能となるスリ
ップ位相制御ＰＬＬを提供することを目的とする。
［課題を解決するための手段］
前記の課題を解決するために、本発明のスリップ位相制
御ＰＬＬは、 所定周波数信号を発振する電圧制御発振器と、前記所定
周波数信号が供給されて、分周波数信号を送出する２係
数プリスケーラ、スワロ−カウンタ、メインカウンタを
含む２進数の可変分周手段と、 前記分周波数信号と位相比較を行い、且つ導出される比
較値信号を積分せしめて、前記電圧制御発振器に印加せ
しめる位相比較／積分手段と、 前記メインカウンタに連動するとともに、パルスカウン
ト動作の終了後、前記スワロ−カウンタをパルスカウン
ト動作せしめてパルス幅変調を行うとともに、前記比較
値信号に対応したパルス幅変換信号を前記比較値信号に
重畳すべく導出するＤ／Ａ変換カウンタと、 を備えることを特徴とする。
御ＰＬＬは、 所定周波数信号を発振する電圧制御発振器と、前記所定
周波数信号が供給されて、分周波数信号を送出する２係
数プリスケーラ、スワロ−カウンタ、メインカウンタを
含む２進数の可変分周手段と、 前記分周波数信号と位相比較を行い、且つ導出される比
較値信号を積分せしめて、前記電圧制御発振器に印加せ
しめる位相比較／積分手段と、 前記メインカウンタに連動するとともに、パルスカウン
ト動作の終了後、前記スワロ−カウンタをパルスカウン
ト動作せしめてパルス幅変調を行うとともに、前記比較
値信号に対応したパルス幅変換信号を前記比較値信号に
重畳すべく導出するＤ／Ａ変換カウンタと、 を備えることを特徴とする。
さらに、本発明のスリップ位相制御ＰＬＬは、所定周波
数信号を発振する電圧制御発振器と、前記所定周波数信
号が供給されて、分周波数信号を送出する２係数プリス
ケーラ、スワロ−カウンタ、メインカウンタを含む２進
数の可変分周手段と、 前記分周波数信号と位相比較を行い、且つ導出される比
較値信号を積分せしめて、前記電圧制御発振器に印加せ
しめる位相比較／積分手段と、 前記スワローカウンタに連動するとともにパルスカウン
ト動作の終了後、前記スワロ−カウンタをパルスカウン
ト動作せしめてパルス幅変調を行うとともに、前記比較
値信号に対応したパルス幅変換信号を、前記比較値信号
に重畳すべく導出するＤ／Ａ変換カウンタと、 を備えることを特徴とする。
数信号を発振する電圧制御発振器と、前記所定周波数信
号が供給されて、分周波数信号を送出する２係数プリス
ケーラ、スワロ−カウンタ、メインカウンタを含む２進
数の可変分周手段と、 前記分周波数信号と位相比較を行い、且つ導出される比
較値信号を積分せしめて、前記電圧制御発振器に印加せ
しめる位相比較／積分手段と、 前記スワローカウンタに連動するとともにパルスカウン
ト動作の終了後、前記スワロ−カウンタをパルスカウン
ト動作せしめてパルス幅変調を行うとともに、前記比較
値信号に対応したパルス幅変換信号を、前記比較値信号
に重畳すべく導出するＤ／Ａ変換カウンタと、 を備えることを特徴とする。
［作用］
上記のように構成される本発明のスリップ位相制御ＰＬ
Ｌにおいては、Ｄ／Ａ変換カウンタにおけるパルスカウ
ント数に比例し、総合分周数に反比例するパルス幅変調
によるＤ／Ａ変換が行われ、さらに総合分周数がスワロ
−カウンタおよびメインカウンタにより制御される。
Ｌにおいては、Ｄ／Ａ変換カウンタにおけるパルスカウ
ント数に比例し、総合分周数に反比例するパルス幅変調
によるＤ／Ａ変換が行われ、さらに総合分周数がスワロ
−カウンタおよびメインカウンタにより制御される。
またさらに、連続した分周数の制約が２Ｘ４１以上とな
り、メインカウンタの設定数ｎに対して、例えば、特殊
な加減算処理を行うことなくｎ分周の動作が行われる。
り、メインカウンタの設定数ｎに対して、例えば、特殊
な加減算処理を行うことなくｎ分周の動作が行われる。
［実施例］
次に、本発明に係るスリップ位相制御ＰＬＬの実施例を
添付図面を参照しながら以下詳細に説明する 第１図は一実施例の構成を示すブロック図、第２図は実
施例の可変分局部の詳細な構成を示すブロック図、第３
図は可変分局部の他の例の詳細な構成を示すブロック図
である。
添付図面を参照しながら以下詳細に説明する 第１図は一実施例の構成を示すブロック図、第２図は実
施例の可変分局部の詳細な構成を示すブロック図、第３
図は可変分局部の他の例の詳細な構成を示すブロック図
である。
第１図に示される例は、基準発振器／分割器１２と、水
晶発振子１２ｘと、位相比較器１４と、低域フィルタ１
６と、ＶＣｏｌＢと、可変分局部２２Ａ（２２Ｂ）とを
有している。なお可変分周部２２Ｂは可変分局部２２Ａ
の他の構成例である。
晶発振子１２ｘと、位相比較器１４と、低域フィルタ１
６と、ＶＣｏｌＢと、可変分局部２２Ａ（２２Ｂ）とを
有している。なお可変分周部２２Ｂは可変分局部２２Ａ
の他の構成例である。
これらの構成において、Ｖ Ｃ０１８のプルイン動作（
周波数一致）からロックイン動作（同期）のもとに出力
信号Ｆ。が導出される。
周波数一致）からロックイン動作（同期）のもとに出力
信号Ｆ。が導出される。
この動作を説明する。基準発振器／分割器１２から送出
される比較周波数信号（基準信号）Ｆ。
される比較周波数信号（基準信号）Ｆ。
が位相比較器１４に供給される。
一方、ＶＣｏｌＢから被分周信号Ｆ。が可変分周部２２
Ａ （２２Ｂ）に供給され、比較周波数信号Ｆｉと等し
い分周波数の分周信号Ｆｌ、を位相比較器１４に送出す
る。
Ａ （２２Ｂ）に供給され、比較周波数信号Ｆｉと等し
い分周波数の分周信号Ｆｌ、を位相比較器１４に送出す
る。
位相比較器１４から送出される位相比較信号Ｓｐが低域
フィルタ１６に供給され、ここで積分された制御信号Ｓ
。がＶ Ｃ０１ｇに印加される。
フィルタ１６に供給され、ここで積分された制御信号Ｓ
。がＶ Ｃ０１ｇに印加される。
この場合、可変分周部２２Ａ （２２Ｂ＞からは、位相
比較信号ＳＰの位相スリップ量、位相シフト量に対応し
たパルス幅変換信号Ｄ ＡＰが送出される。ここでパル
ス幅変換信号ＤＡＰと位相比較信号Ｓ、は打ち消し合う
ように低域フィルタ１６に供給される。これにより、リ
ップルの少ない直流電圧（電流）の制御信号Ｓ。が送出
される。
比較信号ＳＰの位相スリップ量、位相シフト量に対応し
たパルス幅変換信号Ｄ ＡＰが送出される。ここでパル
ス幅変換信号ＤＡＰと位相比較信号Ｓ、は打ち消し合う
ように低域フィルタ１６に供給される。これにより、リ
ップルの少ない直流電圧（電流）の制御信号Ｓ。が送出
される。
このように基本的な動作等は従来周知（前記特開昭６３
−２６５８９号公報等）であり、その詳細な説明は省略
する。
−２６５８９号公報等）であり、その詳細な説明は省略
する。
次に、本発明の要部である上記の可変分周部２２Ａ （
２２Ｂ＞を説明する。
２２Ｂ＞を説明する。
可変分周部２２Ａは、被分周信号ＦＣが供給され、その
分周比を切り換える２係数プリスケーラ３２と、スワロ
−カウンタ３４と、メインカウンタ３６とを有し、さら
に、Ｄ／Ａ変換カウンタ４０とを有している。
分周比を切り換える２係数プリスケーラ３２と、スワロ
−カウンタ３４と、メインカウンタ３６とを有し、さら
に、Ｄ／Ａ変換カウンタ４０とを有している。
なお、可変分周部２２Ｂも可変分周部２２Ａと同様な構
成であるが、後記されるようにスタート信号Ｓ工、がス
ワロ−カウンタ３４に供給され、さらにスタート信号Ｓ
ア２．がＤ／Ａ変換カウンタ４０に供給される構成であ
る。
成であるが、後記されるようにスタート信号Ｓ工、がス
ワロ−カウンタ３４に供給され、さらにスタート信号Ｓ
ア２．がＤ／Ａ変換カウンタ４０に供給される構成であ
る。
以下、可変分周部２２Ａ（２２Ｂ）の分周信号Ｆ。
およびパルス幅変換信号Ｄ ＡＰの導出の動作について
説明する。
説明する。
先ず、可変分周部２２Ａを説明する。
第２図において、符号Ｃイは中間分周クロック、ＳＴＩ
は本回路のスタート信号であり、Ｓｒ２はスワロ−カウ
ンタ３４のスタート信号である。
は本回路のスタート信号であり、Ｓｒ２はスワロ−カウ
ンタ３４のスタート信号である。
さらに、Ｍｏｏは２係数プリスケーラ３２の分周制御信
号であり、Ｆ、は分周信号、ＤＡＰはパルス幅変換信号
である。また、ｍ、ｎは分周設定コード（数）、ｐはＤ
／Ａ変換設定コード（数）である。
号であり、Ｆ、は分周信号、ＤＡＰはパルス幅変換信号
である。また、ｍ、ｎは分周設定コード（数）、ｐはＤ
／Ａ変換設定コード（数）である。
２係数プリスケーラ３２は分周制御信号Ｍ。［ｌがＨ（
ハイ）レベルの区間に２°＋１分周の動作を行う。さら
に、分周制御信号Ｍ。、がＬ（ロー）レベルの区間に２
Ｘ分周の動作を行い被分周信号Ｆ。を分周して中間分周
クロックＣ８を創出する。
ハイ）レベルの区間に２°＋１分周の動作を行う。さら
に、分周制御信号Ｍ。、がＬ（ロー）レベルの区間に２
Ｘ分周の動作を行い被分周信号Ｆ。を分周して中間分周
クロックＣ８を創出する。
スワロ−カウンタ３４ではスタート信号Ｓ Ｔ２が供給
されて、中間分周クロックＣＫの分周設定コードｍ（数
）のカウントを行う区間に分周制御信号Ｍ。０をＨレベ
ルに維持し、さらに、次のスタート信号ＳＴ２が供給さ
れるまで分周制御信号Ｍ。０をＬレベルに維持する。
されて、中間分周クロックＣＫの分周設定コードｍ（数
）のカウントを行う区間に分周制御信号Ｍ。０をＨレベ
ルに維持し、さらに、次のスタート信号ＳＴ２が供給さ
れるまで分周制御信号Ｍ。０をＬレベルに維持する。
さらに、メインカウンタ３６では中間分周タロツクＣＭ
を分周設定コードｎ（数）による分周を行い分周信号Ｆ
。を創出するとともに、分周設定コードｎ（数）の分周
毎にスタート信号Ｓｆｌを創出する。
を分周設定コードｎ（数）による分周を行い分周信号Ｆ
。を創出するとともに、分周設定コードｎ（数）の分周
毎にスタート信号Ｓｆｌを創出する。
Ｄ／Ａ変換カウンタ４０では、スタート信号Ｓヨが供給
されると、中間分周クロックＣ３のＤ／Ａ変換変換設定
コード数）のカウントが行われる区間にパルス幅変換信
号ＤＡＰをＨレベルに維持し、Ｄ／Ａ変換変換設定コー
ド数）のカウント終了時にスタート信号Ｓ Ｔ２を創出
する。
されると、中間分周クロックＣ３のＤ／Ａ変換変換設定
コード数）のカウントが行われる区間にパルス幅変換信
号ＤＡＰをＨレベルに維持し、Ｄ／Ａ変換変換設定コー
ド数）のカウント終了時にスタート信号Ｓ Ｔ２を創出
する。
さらに、次のスタート信号ＳＴＩが入来するまでパルス
幅変換信号Ｄ ＡＰをＬレベルに維持する。
幅変換信号Ｄ ＡＰをＬレベルに維持する。
次に、可変分周部２２Ｂを説明する。
第３図において、符号Ｃ，ｃは中間分周クロック、ＳＴ
Ｉは本回路のスタート信号であり、Ｓ Ｔ２１はＤ／Ａ
変換カウンタ４１のスタート信号である。さらにＭ。０
は２係数プリスケーラ３２の分周制御信号であり、Ｆｌ
］は分周信号、ＤＡＰはパルス幅変換信号である。また
、ｍ、ｎは分周設定コード（数）、ｐはＤ／Ａ変換設定
コード（数）である。
Ｉは本回路のスタート信号であり、Ｓ Ｔ２１はＤ／Ａ
変換カウンタ４１のスタート信号である。さらにＭ。０
は２係数プリスケーラ３２の分周制御信号であり、Ｆｌ
］は分周信号、ＤＡＰはパルス幅変換信号である。また
、ｍ、ｎは分周設定コード（数）、ｐはＤ／Ａ変換設定
コード（数）である。
２係数プリスケーラ３２では、分周制御信号ＭｏｏがＨ
レベルの区間に２４＋１分周の動作が行われ、さらに、
分周制御信号Ｍ。ＤがＬレベルの区間に２′″分周の動
作が行われて、被分周信号Ｆ。を分周した中間分周クロ
ックＣ１を得る。
レベルの区間に２４＋１分周の動作が行われ、さらに、
分周制御信号Ｍ。ＤがＬレベルの区間に２′″分周の動
作が行われて、被分周信号Ｆ。を分周した中間分周クロ
ックＣ１を得る。
スワロ−カウンタ３５ではスタート信号Ｓ Ｔｌが供給
されて中間分周クロックＣＫを分周設定コードｍ（数）
のカウントが行われる区間に分周制御信号Ｍ。ＤをＨレ
ベルに維持し、次いで、分周設定コードｍ（数）のカウ
ント終了時にスタート信号Ｓ Ｔ２１を発生せしめる。
されて中間分周クロックＣＫを分周設定コードｍ（数）
のカウントが行われる区間に分周制御信号Ｍ。ＤをＨレ
ベルに維持し、次いで、分周設定コードｍ（数）のカウ
ント終了時にスタート信号Ｓ Ｔ２１を発生せしめる。
また、次のスタート信号Ｓ Ｔｌが供給されるまで分周
制御信号Ｍ ｏ（１をＬレベルに維持する。
制御信号Ｍ ｏ（１をＬレベルに維持する。
メインカウンタ３６では中間分周クロックＣＫを分周設
定コードｎ（数）に分周して分周信号Ｆ、を得るととも
に、分周設定コードｎ（数）の分周毎にスタート信号Ｓ
Ｔｌを創出する。
定コードｎ（数）に分周して分周信号Ｆ、を得るととも
に、分周設定コードｎ（数）の分周毎にスタート信号Ｓ
Ｔｌを創出する。
Ｄ／Ａ変換カウンタ４１ではスタート信号Ｓ１□１が供
給されて中間分周クロックＣ８をＤ／Ａ変換変換設定コ
ード数）のラントが行われる区間にパルス幅変換信号Ｄ
ＡＰをＨレベルに維持し、さらに、次の、スタート信号
Ｓ７２．が供給されるまでパルス幅変換信号ＤＡＰをＬ
レベルに維持する。
給されて中間分周クロックＣ８をＤ／Ａ変換変換設定コ
ード数）のラントが行われる区間にパルス幅変換信号Ｄ
ＡＰをＨレベルに維持し、さらに、次の、スタート信号
Ｓ７２．が供給されるまでパルス幅変換信号ＤＡＰをＬ
レベルに維持する。
上記の夫々の構成、動作から総合分周数ｑは、
ｑ −（２ゞ＋１）Ｘｍ＋２’Ｘ（ｎ −ｍ）ｍ ＋
２ ’ｘ ｎ ＝（２）で表され
る。
２ ’ｘ ｎ ＝（２）で表され
る。
さらに、パルス幅変換信号ＤＡＰのパルス幅率をｄとす
ると、 なるパルス列が得られ、平均化することによりｐに比例
したＤ／Ａ変換電圧（あるいは電流）が得られる。
ると、 なるパルス列が得られ、平均化することによりｐに比例
したＤ／Ａ変換電圧（あるいは電流）が得られる。
連続した分局数を得るには、ｎ≧２”’＋ｐであるから
、連続可変できる分周数ｑは、ｑ≧２° Ｘ （２’
＋ｐ） −２”＋２’ Ｘｐ ・・・（４） となる。
、連続可変できる分周数ｑは、ｑ≧２° Ｘ （２’
＋ｐ） −２”＋２’ Ｘｐ ・・・（４） となる。
このようにして、０≦ｐ≦Ｑ−２°の範囲では、平均化
することによりＤ／Ａ変換設定コード（数）ｐに比例し
、且つｍ＋２°×ｎに反比例した高精度のＤ／Ａ変換電
圧（あるいは電流）すなわち、パルス幅変換信号Ｄ Ａ
ｐが得られることから、高Ｃ／Ｎ比、良好なＮＦの出力
信号Ｆｏが導出される。
することによりＤ／Ａ変換設定コード（数）ｐに比例し
、且つｍ＋２°×ｎに反比例した高精度のＤ／Ａ変換電
圧（あるいは電流）すなわち、パルス幅変換信号Ｄ Ａ
ｐが得られることから、高Ｃ／Ｎ比、良好なＮＦの出力
信号Ｆｏが導出される。
［発明の効果］
以上の説明から理解されるように、本発明のスリップ位
相制御ＰＬＬによれば、Ｄ／Δ変換カウンタにおけるパ
ルスカウント数に比例し、総合分周数に反比例するパル
ス幅変調によるＤ／Ａ変換が行われ、さらに総合分周数
がスワロ−カウンタおよびメインカウンタにより制御さ
れる。さらに、連続した分周数の制約が２１１＋以上と
なり、メインカウンタの設定数ｎに対して、例えば、特
殊な加減算処理を行うことなくｎ分周の動作が行われる
ことを特徴としている。
相制御ＰＬＬによれば、Ｄ／Δ変換カウンタにおけるパ
ルスカウント数に比例し、総合分周数に反比例するパル
ス幅変調によるＤ／Ａ変換が行われ、さらに総合分周数
がスワロ−カウンタおよびメインカウンタにより制御さ
れる。さらに、連続した分周数の制約が２１１＋以上と
なり、メインカウンタの設定数ｎに対して、例えば、特
殊な加減算処理を行うことなくｎ分周の動作が行われる
ことを特徴としている。
これにより、比較的簡易な回路構成のもとに、位相比較
出力信号におけるスリップ位相波形が、高精度に打ち消
されてＶＣ○に印加されて高Ｃ／Ｎ比の発振周波数制御
が可能となる効果を奏する。
出力信号におけるスリップ位相波形が、高精度に打ち消
されてＶＣ○に印加されて高Ｃ／Ｎ比の発振周波数制御
が可能となる効果を奏する。
第１・図は本発明に係るスリップ位相制御ＰＬＬの一実
施例の構成を示すブロック図、第２図は第１図に示され
る実施例の可変分周部の詳細な構成を示すブロック図、 第３図は第２図に示される可変分周部の他の例の詳細な
構成を示すブロック図である。 ３２・・・２係数プリスケーラ ３４．３５・・・スワロ−カウンタ ３６・・・メインカウンタ ４０．４１・・・Ｄ／Ａ変換カウンタ Ｄ ＡＰ・・・パルス幅変換信号 ＦＣ・・・被分周信
号Ｆ、・・・分周信号 Ｍ。。・・・分周制御
信号ｍＳｎ・・・分周設定コード ｐ・・・Ｄ／Ａ変換設定コード ５ＴＩｑＳＴ２・・・スタート信号 １２・・・基準発振器／分割器 １．２ｘ−・・水晶発振子 １４・・・位相比較
器１６・・・低域フィルタ １８・・・ＶＣ０
２２Ａ、２２Ｂ・・・可変分周部
施例の構成を示すブロック図、第２図は第１図に示され
る実施例の可変分周部の詳細な構成を示すブロック図、 第３図は第２図に示される可変分周部の他の例の詳細な
構成を示すブロック図である。 ３２・・・２係数プリスケーラ ３４．３５・・・スワロ−カウンタ ３６・・・メインカウンタ ４０．４１・・・Ｄ／Ａ変換カウンタ Ｄ ＡＰ・・・パルス幅変換信号 ＦＣ・・・被分周信
号Ｆ、・・・分周信号 Ｍ。。・・・分周制御
信号ｍＳｎ・・・分周設定コード ｐ・・・Ｄ／Ａ変換設定コード ５ＴＩｑＳＴ２・・・スタート信号 １２・・・基準発振器／分割器 １．２ｘ−・・水晶発振子 １４・・・位相比較
器１６・・・低域フィルタ １８・・・ＶＣ０
２２Ａ、２２Ｂ・・・可変分周部
Claims (2)
- （１）所定周波数信号を発振する電圧制御発振器と、 前記所定周波数信号が供給されて、分周波数信号を送出
する２係数プリスケーラ、スワローカウンタ、メインカ
ウンタを含む２進数の可変分周手段と、 前記分周波数信号と位相比較を行い、且つ導出される比
較値信号を積分せしめて、前記電圧制御発振器に印加せ
しめる位相比較／積分手段と、 前記メインカウンタに連動するとともに、パルスカウン
ト動作の終了後、前記スワローカウンタをパルスカウン
ト動作せしめてパルス幅変調を行うとともに、前記比較
値信号に対応したパルス幅変換信号を前記比較値信号に
重畳すべく導出するＤ／Ａ変換カウンタと、を備えるこ
とを特徴とするスリップ位相制御ＰＬＬ。 - （２）所定周波数信号を発振する電圧制御発振器と、 前記所定周波数信号が供給されて、分周波数信号を送出
する２係数プリスケーラ、スワローカウンタ、メインカ
ウンタを含む２進数の可変分周手段と、 前記分周波数信号と位相比較を行い、且つ導出される比
較値信号を積分せしめて、前記電圧制御発振器に印加せ
しめる位相比較／積分手段と、 前記スワローカウンタに連動するとともにパルスカウン
ト動作の終了後、前記スワローカウンタをパルスカウン
ト動作せしめてパルス幅変調を行うとともに、前記比較
値信号に対応したパルス幅変換信号を、前記比較値信号
に重畳すべく導出するＤ／Ａ変換カウンタと、 を備えることを特徴とするスリップ位相制御ＰＬＬ。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278203A JPH088488B2 (ja) | 1989-10-24 | 1989-10-24 | 可変分周回路 |
| US07/483,056 US5045813A (en) | 1989-10-19 | 1990-02-21 | Slip phase control PLL |
| CA002010724A CA2010724C (en) | 1989-10-19 | 1990-02-22 | Slip phase control pll |
| GB909004556A GB9004556D0 (en) | 1989-10-19 | 1990-03-01 | Slip phase control phase-locked loop |
| FR9003159A FR2653614B1 (fr) | 1989-10-19 | 1990-03-13 | Boucle de verrouillage de phase avec commande a glissement de phase. |
| GB9005908A GB2237158B (en) | 1989-10-19 | 1990-03-16 | Slip phase control phase-locked loop |
| DE4008781A DE4008781C2 (de) | 1989-10-19 | 1990-03-19 | Phasenregelschleife mit Phasenschlupfsteuerung |
| KR1019900003667A KR930010693B1 (ko) | 1989-10-19 | 1990-03-19 | 슬립위상제어 위상동기루프 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278203A JPH088488B2 (ja) | 1989-10-24 | 1989-10-24 | 可変分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03139018A true JPH03139018A (ja) | 1991-06-13 |
| JPH088488B2 JPH088488B2 (ja) | 1996-01-29 |
Family
ID=17594036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1278203A Expired - Lifetime JPH088488B2 (ja) | 1989-10-19 | 1989-10-24 | 可変分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088488B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6956440B2 (en) | 2002-11-04 | 2005-10-18 | Hynix Semiconductor Inc. | PLL having a controller for dividing values of a VCO |
| US6967538B2 (en) | 2002-11-28 | 2005-11-22 | Hynix Semiconductor Inc. | PLL having VCO for dividing frequency |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121559A (en) * | 1977-03-31 | 1978-10-24 | Toshiba Corp | Variable divider circuit |
| JPS57201342A (en) * | 1981-03-20 | 1982-12-09 | Esu Ro Kuuotsuku | Pulse delay compensating device |
| JPS6328131A (ja) * | 1986-07-22 | 1988-02-05 | Japan Radio Co Ltd | スリツプ位相制御ｐｐｌによる周波数制御装置 |
-
1989
- 1989-10-24 JP JP1278203A patent/JPH088488B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121559A (en) * | 1977-03-31 | 1978-10-24 | Toshiba Corp | Variable divider circuit |
| JPS57201342A (en) * | 1981-03-20 | 1982-12-09 | Esu Ro Kuuotsuku | Pulse delay compensating device |
| JPS6328131A (ja) * | 1986-07-22 | 1988-02-05 | Japan Radio Co Ltd | スリツプ位相制御ｐｐｌによる周波数制御装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6956440B2 (en) | 2002-11-04 | 2005-10-18 | Hynix Semiconductor Inc. | PLL having a controller for dividing values of a VCO |
| US6967538B2 (en) | 2002-11-28 | 2005-11-22 | Hynix Semiconductor Inc. | PLL having VCO for dividing frequency |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088488B2 (ja) | 1996-01-29 |
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