JPH088488B2 - 可変分周回路 - Google Patents
可変分周回路Info
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- JPH088488B2 JPH088488B2 JP1278203A JP27820389A JPH088488B2 JP H088488 B2 JPH088488 B2 JP H088488B2 JP 1278203 A JP1278203 A JP 1278203A JP 27820389 A JP27820389 A JP 27820389A JP H088488 B2 JPH088488 B2 JP H088488B2
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- counter
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、総合分周数に従った周期で、かつプリセッ
トカウンタで構成されるD/A変換カウンタのカウント値
に比例したパルスを出力する可変分周回路に関し、さら
に詳細にはD/A変換カウンタからの出力パルスをPLL回路
における位相比較出力に重畳して高精度の周波数制御を
可能とする可変分周回路に関する。
トカウンタで構成されるD/A変換カウンタのカウント値
に比例したパルスを出力する可変分周回路に関し、さら
に詳細にはD/A変換カウンタからの出力パルスをPLL回路
における位相比較出力に重畳して高精度の周波数制御を
可能とする可変分周回路に関する。
［従来の技術］ 従来、この種の可変分周回路はなかった。類似する可
変分周回路として本特許出願人により特願昭63−229693
号にて提案している可変分周回路がある。
変分周回路として本特許出願人により特願昭63−229693
号にて提案している可変分周回路がある。
上記した特願昭63−229693号にかかる可変分周回路は
第４図に示すごとく、被分周信号fCの周波数を分周する
２係数プリスケーラ１、スワローカウンタ２、メインカ
ウンタ３、D/A変換カウンタ４、およびｍ、ｎ（ｍ＜
ｎ）の分周数設定コードを受けてスワローカウンタ２お
よびメインカウンタ３のカウント数を設定する演算回路
５を備えている。
第４図に示すごとく、被分周信号fCの周波数を分周する
２係数プリスケーラ１、スワローカウンタ２、メインカ
ウンタ３、D/A変換カウンタ４、およびｍ、ｎ（ｍ＜
ｎ）の分周数設定コードを受けてスワローカウンタ２お
よびメインカウンタ３のカウント数を設定する演算回路
５を備えている。
演算回路５は、分周数設定コードｎ、ｍから（ｍ＋
2M）、（ｎ−１）を算出し、それぞれスワローカウンタ
２およびメインカウンタ３にカウント数として設定す
る。
2M）、（ｎ−１）を算出し、それぞれスワローカウンタ
２およびメインカウンタ３にカウント数として設定す
る。
２係数プリスケーラ１では分周制御信号MODが高電位
の期間（2M＋１）分周動作を、分周制御信号MODが低電
位の期間2M分周動作を行って被分周信号fCの周波数を分
周して中間分周クロックCKを出力する。
の期間（2M＋１）分周動作を、分周制御信号MODが低電
位の期間2M分周動作を行って被分周信号fCの周波数を分
周して中間分周クロックCKを出力する。
スワローカウンタ２は中間分周クロックCKをカウント
入力とし、メインカウンタ３における（ｎ−１）分周動
作の終了毎に出力されるスタート信号STを受けて中間分
周クロックCKを（ｍ＋2M）カウントする期間分周制御信
号MODを高電位とし、（ｍ＋2M）カウント終了時から次
のスタート信号STが入力されるまでの期間分周制御信号
MODを低電位として２係数プリスケーラ１の分周数の切
り換えを制御する。
入力とし、メインカウンタ３における（ｎ−１）分周動
作の終了毎に出力されるスタート信号STを受けて中間分
周クロックCKを（ｍ＋2M）カウントする期間分周制御信
号MODを高電位とし、（ｍ＋2M）カウント終了時から次
のスタート信号STが入力されるまでの期間分周制御信号
MODを低電位として２係数プリスケーラ１の分周数の切
り換えを制御する。
メインカウンタ３は中間分周クロックCKを（ｎ−１）
分周して分周信号fDを得ると共に、（ｎ−１）分周毎に
スタート信号STを送出する。
分周して分周信号fDを得ると共に、（ｎ−１）分周毎に
スタート信号STを送出する。
D/A変換カウンタ４は、プリセット値Ｐがペルセット
されて、中間分周クロックCKをカウントし、計数値がプ
リセット値に達するまで高電位出力を発生し、計数値が
プリセット値に達したときから次のスタート信号が供給
されるまで低電位出力を発生する。D/A変換カウンタ４
の出力をパルス幅変換信号DAPとして示してある。
されて、中間分周クロックCKをカウントし、計数値がプ
リセット値に達するまで高電位出力を発生し、計数値が
プリセット値に達したときから次のスタート信号が供給
されるまで低電位出力を発生する。D/A変換カウンタ４
の出力をパルス幅変換信号DAPとして示してある。
このような構成の可変分周回路においては、総合分周
数ｑは、 ｑ＝（2M＋１）×（ｍ＋2M）＋2M×（ｎ−１−ｍ−2M） ＝ｍ＋2M×ｎ ……（１） である。
数ｑは、 ｑ＝（2M＋１）×（ｍ＋2M）＋2M×（ｎ−１−ｍ−2M） ＝ｍ＋2M×ｎ ……（１） である。
この総合分周数ｑはスワローカウンタ２で分周設定コ
ードｍに対してｍカウント動作させ、メインカウンタ３
で分周数設定コードｎに対してｎ分周動作させて、メイ
ンカウンタ３でｎカウントするうちのｍカウント期間は
２係数プリスケーラ１で（2M＋１）分周動作させ、残り
の（ｎ−ｍ）カウント期間は２係数プリスケーラ１で2M
分周動作させる従来の可変分周回路における総合分周数
ｑ ｑ＝ｍ×（2M＋１）＋（ｎ−ｍ）×2M＝ｍ＋2M×ｎ……
（１′） と同じである。
ードｍに対してｍカウント動作させ、メインカウンタ３
で分周数設定コードｎに対してｎ分周動作させて、メイ
ンカウンタ３でｎカウントするうちのｍカウント期間は
２係数プリスケーラ１で（2M＋１）分周動作させ、残り
の（ｎ−ｍ）カウント期間は２係数プリスケーラ１で2M
分周動作させる従来の可変分周回路における総合分周数
ｑ ｑ＝ｍ×（2M＋１）＋（ｎ−ｍ）×2M＝ｍ＋2M×ｎ……
（１′） と同じである。
すなわち、第４図に示した可変分周回路による総合分
周数は従来の可変分周回路の総合分周数と同一の分周数
が得られる。
周数は従来の可変分周回路の総合分周数と同一の分周数
が得られる。
さらに、第４図に示した可変分周回路ではスワローカ
ウンタ２は中間分周ブロックCKをカウントし、最小2
M（ｍ＝０のとき）カウント期間高電位の分周制御信号M
ODを出力するため、この期間２係数プリスケーラ１は
（2M＋１）分周動作をする。いま、パルス幅変換信号D
APのパルス幅率をｄとすると、 なるパルス列が得られ、０≦Ｐ≦2Mの範囲では平均化す
ることによりプリセット値Ｐに比例した電圧または電流
が得られる。
ウンタ２は中間分周ブロックCKをカウントし、最小2
M（ｍ＝０のとき）カウント期間高電位の分周制御信号M
ODを出力するため、この期間２係数プリスケーラ１は
（2M＋１）分周動作をする。いま、パルス幅変換信号D
APのパルス幅率をｄとすると、 なるパルス列が得られ、０≦Ｐ≦2Mの範囲では平均化す
ることによりプリセット値Ｐに比例した電圧または電流
が得られる。
［発明が解決しようとする課題］ しかし、上記した特願昭63−229693号にかかる可変分
周回路によるときは、分周数設定コードｍ、ｎを受け
て、（ｍ＋2M）、（ｎ−１）をそれぞれ演算する演算回
路を必要とし、可変分周回路の構成が複雑になるという
問題点があった。
周回路によるときは、分周数設定コードｍ、ｎを受け
て、（ｍ＋2M）、（ｎ−１）をそれぞれ演算する演算回
路を必要とし、可変分周回路の構成が複雑になるという
問題点があった。
さらにまた、２係数プリスケーラに2M分周動作させる
期間、つまり、（ｎ−１−ｍ−2M）カウント期間は正の
数でなければならないために、ｎ≧１＋ｍ＋2M、また、
2M−１≧ｍ≧０であるから、ｎ≧2(M+1)となって、連続
した分周数が得られる範囲は ｑ≧2M×（2M＋１）＋（2(M+1)−2M）×2M＝2(M+1)＋2M であるという制約を受ける問題点があり、さらにメイン
カウンタでは分周数設定コードｎに対して（ｎ−１）分
周動作させなければならないという問題点があった。
期間、つまり、（ｎ−１−ｍ−2M）カウント期間は正の
数でなければならないために、ｎ≧１＋ｍ＋2M、また、
2M−１≧ｍ≧０であるから、ｎ≧2(M+1)となって、連続
した分周数が得られる範囲は ｑ≧2M×（2M＋１）＋（2(M+1)−2M）×2M＝2(M+1)＋2M であるという制約を受ける問題点があり、さらにメイン
カウンタでは分周数設定コードｎに対して（ｎ−１）分
周動作させなければならないという問題点があった。
本発明は係る問題点に鑑みてなされたものであって、
演算回路を不要とした簡単な構成ですみ、かつ連続した
分周数が得られる範囲の制約が少なくてすみ、かつD/A
変換カウンタからの出力パルスをPLL回路における位相
比較出力に重畳させて高精度の周波数制御を可能とする
可変分周回路に提供することを目的とする。
演算回路を不要とした簡単な構成ですみ、かつ連続した
分周数が得られる範囲の制約が少なくてすみ、かつD/A
変換カウンタからの出力パルスをPLL回路における位相
比較出力に重畳させて高精度の周波数制御を可能とする
可変分周回路に提供することを目的とする。
［課題を解決するための手段］ 本発明の請求項１記載の可変分周回路は、被分周信号
の周波数を分周する２係数プリスケーラと、 ２係数プリスケーラの分周出力をｎ分周するメインカ
ウンタと、 メインカウンタにおけるｎ分周中のｍ（ｍ＜ｎ）カウ
ント期間中２係数プリスケーラにおいて一方の計数にか
かる分周を行わせ、（ｎ−ｍ）カウント期間中２係数プ
リスケーラにおいて他方の計数にかかる分周を行わせる
スワローカウンタと、 メインカウンタによるｎ分周の終了に同期して２係数
プリスケーラの分周出力の計数を開始し該計数の開始時
から、前記分周出力の計数による計数値が予め設定した
値に達するまで所定レベルの出力を発生するD/A変換カ
ウンタと、 を備え、PLL回路の位相比較出力とD/A変換カウンタの
出力とを重畳してPLL回路の低減フィルタに供給し、か
つD/A変換カウンタの出力消滅に同期してスワローカウ
ンタにおける計数を開始させるようにしたことを特徴と
する。
の周波数を分周する２係数プリスケーラと、 ２係数プリスケーラの分周出力をｎ分周するメインカ
ウンタと、 メインカウンタにおけるｎ分周中のｍ（ｍ＜ｎ）カウ
ント期間中２係数プリスケーラにおいて一方の計数にか
かる分周を行わせ、（ｎ−ｍ）カウント期間中２係数プ
リスケーラにおいて他方の計数にかかる分周を行わせる
スワローカウンタと、 メインカウンタによるｎ分周の終了に同期して２係数
プリスケーラの分周出力の計数を開始し該計数の開始時
から、前記分周出力の計数による計数値が予め設定した
値に達するまで所定レベルの出力を発生するD/A変換カ
ウンタと、 を備え、PLL回路の位相比較出力とD/A変換カウンタの
出力とを重畳してPLL回路の低減フィルタに供給し、か
つD/A変換カウンタの出力消滅に同期してスワローカウ
ンタにおける計数を開始させるようにしたことを特徴と
する。
本発明の請求項２記載の可変分周回路は、被分周信号
の周波数を分周する２係数プリスケーラと、 ２係数プリスケーラの分周出力をｎ分周するメインカ
ウンタと、 メインカウンタにおけるｎ分周中のｍ（ｍ＜ｎ）カウ
ント期間中２係数プリスケーラにおいて一方の計数にか
かる分周を行わせ、（ｎ−ｍ）カウント期間中２係数プ
リスケーラにおいて他方の計数にかかる分周を行わせる
スワローカウンタと、 スワローカウンタにおける計数の終了に同期して２係
数プリスケーラの分周出力の計数を開始し該計数の開始
時から、前記分周出力の計数による計数値が予め設定し
た値に達するまで所定レベルの出力を発生するD/A変換
カウンタと、 を備え、PLL回路の位相比較出力とD/A変換カウンタの
出力とを重畳してPLL回路の低減フィルタに供給し、か
つメインカウンタによるｎ分周の終了に同期してスワロ
ーカウンタにおける計数を開始させるようにしたことを
特徴とする。
の周波数を分周する２係数プリスケーラと、 ２係数プリスケーラの分周出力をｎ分周するメインカ
ウンタと、 メインカウンタにおけるｎ分周中のｍ（ｍ＜ｎ）カウ
ント期間中２係数プリスケーラにおいて一方の計数にか
かる分周を行わせ、（ｎ−ｍ）カウント期間中２係数プ
リスケーラにおいて他方の計数にかかる分周を行わせる
スワローカウンタと、 スワローカウンタにおける計数の終了に同期して２係
数プリスケーラの分周出力の計数を開始し該計数の開始
時から、前記分周出力の計数による計数値が予め設定し
た値に達するまで所定レベルの出力を発生するD/A変換
カウンタと、 を備え、PLL回路の位相比較出力とD/A変換カウンタの
出力とを重畳してPLL回路の低減フィルタに供給し、か
つメインカウンタによるｎ分周の終了に同期してスワロ
ーカウンタにおける計数を開始させるようにしたことを
特徴とする。
［作用］ 本発明の請求項１記載の可変分周回路においては、メ
インカウンタの分周終了信号によって、D/A変換カウン
タにより２係数プリスケーラの出力の計数を開始しこの
計数の開始時から、２係数プリスケーラの出力を計数し
た計数値が予め設定した値に達するまで所定レベルの出
力を発生させ、この出力発生に同期してスワローカウン
タの計数を開始させるようにしたため、また、本発明の
請求項２記載の可変分周回路においては、メインカウン
タの分周終了信号によってスワローカウンタの計数を開
始させ、スワローカウンタの計数終了信号によってD/A
変換カウンタによる２係数プリスケーラの出力の計数を
開始しこの計数の開始時から、２係数プリスケーラの出
力を計数した計数値が予め設定した値に達するまで所定
レベルの出力を発生させるようにしたため、本発明の請
求項１および２記載の可変分周回路においては、総合分
周数は従来の可変分周回路と同一の総合分周数が得ら
れ、特願昭63−229693号の可変分周回路におけるような
演算回路を必要としない。
インカウンタの分周終了信号によって、D/A変換カウン
タにより２係数プリスケーラの出力の計数を開始しこの
計数の開始時から、２係数プリスケーラの出力を計数し
た計数値が予め設定した値に達するまで所定レベルの出
力を発生させ、この出力発生に同期してスワローカウン
タの計数を開始させるようにしたため、また、本発明の
請求項２記載の可変分周回路においては、メインカウン
タの分周終了信号によってスワローカウンタの計数を開
始させ、スワローカウンタの計数終了信号によってD/A
変換カウンタによる２係数プリスケーラの出力の計数を
開始しこの計数の開始時から、２係数プリスケーラの出
力を計数した計数値が予め設定した値に達するまで所定
レベルの出力を発生させるようにしたため、本発明の請
求項１および２記載の可変分周回路においては、総合分
周数は従来の可変分周回路と同一の総合分周数が得ら
れ、特願昭63−229693号の可変分周回路におけるような
演算回路を必要としない。
またさらに、連続した分周数の制約が緩められる。
［実施例］ 次に、本発明に係る可変分周回路の実施例を添付図面
を参照しながら以下詳細に説明する。
を参照しながら以下詳細に説明する。
第１図は本発明にかかる可変分周回路の一実施例の構
成を示すブロック図、第３図は本発明に係る可変分周回
路の他の実施例の構成を示すブロック図である。
成を示すブロック図、第３図は本発明に係る可変分周回
路の他の実施例の構成を示すブロック図である。
まず、本発明の一実施例の可変分周回路22Aを説明す
る。
る。
可変分周回路22Aは、被分周信号FCが供給され、その
分周比を切り換える２係数プリスケーラ32と、スワロー
カウンタ34と、メインカウンタ36とを有し、さらに、D/
A変換カウンタ40を有している。
分周比を切り換える２係数プリスケーラ32と、スワロー
カウンタ34と、メインカウンタ36とを有し、さらに、D/
A変換カウンタ40を有している。
D/A変換カウンタ40にはプリセット値として（Ｐ）が
供給されている。
供給されている。
第１図において、符号CKは中間分周クロック、ST1はD
/A変換カウンタ40のスタート信号であり、ST2はスワロ
ーカウンタ34のスタート信号である。さらに、MODは２
係数プリスケーラ32の分周制御信号であり、FDは分周信
号、DAPはパルス幅変換信号である。また、ｍ、ｎは分
周数設定コード、Ｐは前記のようにプリセット値であ
る。
/A変換カウンタ40のスタート信号であり、ST2はスワロ
ーカウンタ34のスタート信号である。さらに、MODは２
係数プリスケーラ32の分周制御信号であり、FDは分周信
号、DAPはパルス幅変換信号である。また、ｍ、ｎは分
周数設定コード、Ｐは前記のようにプリセット値であ
る。
２係数プリスケーラ32は分周制御信号MODが高電位の
期間2M＋１分周の動作を行い、被分周信号FCの周波数を
分周して中間分周クロックCKを送出する。さらに、分周
制御信号MODが低電位の期間2M分周の動作を行い、被分
周信号FCの周波数を分周して中間分周クロックCKを送出
する。
期間2M＋１分周の動作を行い、被分周信号FCの周波数を
分周して中間分周クロックCKを送出する。さらに、分周
制御信号MODが低電位の期間2M分周の動作を行い、被分
周信号FCの周波数を分周して中間分周クロックCKを送出
する。
スワローカウンタ34ではスタート信号ST2が供給され
て、中間分周クロックCKの分周数設定コードｍのカウン
トを行う期間中、分周制御信号MODを高電位に維持し、
さらに、次のスタート信号ST2が供給されるまで分周制
御信号MODを低電位に維持する。
て、中間分周クロックCKの分周数設定コードｍのカウン
トを行う期間中、分周制御信号MODを高電位に維持し、
さらに、次のスタート信号ST2が供給されるまで分周制
御信号MODを低電位に維持する。
さらに、メインカウンタ36では中間分周クロックCKを
分周数設定コードｎによる分周を行い分周信号FDを送出
すると共に、分周数設定コードｎの分周毎にスタート信
号ST1を送出する。
分周数設定コードｎによる分周を行い分周信号FDを送出
すると共に、分周数設定コードｎの分周毎にスタート信
号ST1を送出する。
D/A変換カウンタ40は、スタート信号ST1が供給される
と、プリセット値Ｐがプリセットされ、かつ中間分周ク
ロックCKのカウントを開始し、プリセット値Ｐまでカウ
ントが行われる期間中パルス幅変換信号DAPを高電位に
維持し、プリセット値Ｐのカウント終了時にスタート信
号ST2をスワローカウンタ34へ送出する。さらに、次の
スタート信号ST1が入来するまでパルス幅変換信号DAPを
低電位に維持する。
と、プリセット値Ｐがプリセットされ、かつ中間分周ク
ロックCKのカウントを開始し、プリセット値Ｐまでカウ
ントが行われる期間中パルス幅変換信号DAPを高電位に
維持し、プリセット値Ｐのカウント終了時にスタート信
号ST2をスワローカウンタ34へ送出する。さらに、次の
スタート信号ST1が入来するまでパルス幅変換信号DAPを
低電位に維持する。
したがって、D/A変換カウンタ40は第２図（ａ）に示
すごとく、スタート信号ST1が入力されたときから中間
分周クロックCKの計数を開始すると共に、第２図（ｂ）
に示すごとく高電位出力を発生し、計数値がプリセット
値Ｐに達すると低電位出力に変化するパルス幅変換信号
DAPが送出される。
すごとく、スタート信号ST1が入力されたときから中間
分周クロックCKの計数を開始すると共に、第２図（ｂ）
に示すごとく高電位出力を発生し、計数値がプリセット
値Ｐに達すると低電位出力に変化するパルス幅変換信号
DAPが送出される。
次に、可変分周回路22Aの分周作用を第５図に基づい
て説明する。
て説明する。
第５図（ａ）は被分周信号FCを分周して得た中間分周
クロックCKを、第５図（ｂ）はパルス幅変換信号D
APを、第５図（ｃ）は分周制御信号MODを、第５図
（ｄ）は分周信号FDを、それぞれ示す。
クロックCKを、第５図（ｂ）はパルス幅変換信号D
APを、第５図（ｃ）は分周制御信号MODを、第５図
（ｄ）は分周信号FDを、それぞれ示す。
被分周信号FCが入力されて分周制御信号MODが低電位
のときには２係数プリスケーラ32において被分周信号FC
は2M分周されて、２係数プリスケーラ32から中間分周ク
ロックCKとして出力される。この中間分周クロックCKを
受けてメインカウンタ36は分周を行う。メインカウンタ
36が中間分周クロックCKをｎカウントしたときメインカ
ウンタ36からスタート信号ST1が出力される。スタート
信号ST1を受けたD/A変換カウンタ40は中間分周クロック
CKの計数を開始し、プリセット値Ｐまで計数を行うと、
パルス幅変換信号DAPは高電位から低電位に変化させら
れると共にスタート信号ST2が出力される。スタート信
号ST2を受けてスワローカウンタ34から出力される分周
制御信号MODは低電位から高電位に制御される。この高
電位にされた分周制御信号MODを受けて、２係数プリス
ケーラ32における分周数は2Mから（2M＋１）に切り換え
られて被分周信号FCはプリスケーラ32において（2M＋
１）分周され、（2M＋１）分周された被分周信号FCがプ
リスケーラ32から中間分周クロックCKとして出力され
る。この中間分周クロックCKを受けてスワローカウンタ
34が中間分周クロックCKをｍカウントしたとき分周制御
信号MODは高電位から低電位に変化させられ、２係数プ
リスケーラ32における分周数は（2M＋１）から2Mに切り
換えられて被分周信号FCはプリスケーラ32において2M分
周され、2M分周された被分周信号FCが２係数プリスケー
ラ32から中間分周クロックCKとして出力される。
のときには２係数プリスケーラ32において被分周信号FC
は2M分周されて、２係数プリスケーラ32から中間分周ク
ロックCKとして出力される。この中間分周クロックCKを
受けてメインカウンタ36は分周を行う。メインカウンタ
36が中間分周クロックCKをｎカウントしたときメインカ
ウンタ36からスタート信号ST1が出力される。スタート
信号ST1を受けたD/A変換カウンタ40は中間分周クロック
CKの計数を開始し、プリセット値Ｐまで計数を行うと、
パルス幅変換信号DAPは高電位から低電位に変化させら
れると共にスタート信号ST2が出力される。スタート信
号ST2を受けてスワローカウンタ34から出力される分周
制御信号MODは低電位から高電位に制御される。この高
電位にされた分周制御信号MODを受けて、２係数プリス
ケーラ32における分周数は2Mから（2M＋１）に切り換え
られて被分周信号FCはプリスケーラ32において（2M＋
１）分周され、（2M＋１）分周された被分周信号FCがプ
リスケーラ32から中間分周クロックCKとして出力され
る。この中間分周クロックCKを受けてスワローカウンタ
34が中間分周クロックCKをｍカウントしたとき分周制御
信号MODは高電位から低電位に変化させられ、２係数プ
リスケーラ32における分周数は（2M＋１）から2Mに切り
換えられて被分周信号FCはプリスケーラ32において2M分
周され、2M分周された被分周信号FCが２係数プリスケー
ラ32から中間分周クロックCKとして出力される。
一方、メインカウンタ36はスタート信号ST1を出力し
たときから中間分周クロックCKをｎカウントすると再び
スタート信号ST1を送出し、上記が繰り返される。
たときから中間分周クロックCKをｎカウントすると再び
スタート信号ST1を送出し、上記が繰り返される。
第５図（ａ）において、期間A1は２係数プリスケーラ
32が被分周信号FCを2M分周している期間を示し、期間A2
は２係数プリスケーラ32が被分周信号FCを（2M＋１）分
周している期間を示している。また、パルス幅変換信号
DAPが高電位の期間Ｔは、Ｔ＝（1/FC）×2M×Ｐであ
り、プリセット値Ｐに比例した期間である。
32が被分周信号FCを2M分周している期間を示し、期間A2
は２係数プリスケーラ32が被分周信号FCを（2M＋１）分
周している期間を示している。また、パルス幅変換信号
DAPが高電位の期間Ｔは、Ｔ＝（1/FC）×2M×Ｐであ
り、プリセット値Ｐに比例した期間である。
可変分周回路22Aの上記の夫々の構成、動作から可変
分周回路22Aの総合分周数ｑ″は、 ｑ″＝（2M＋１）×ｍ＋2M×（ｎ−ｍ）＝ｍ＋2M×ｎ…
…（２） で表され、従来の場合と同じである。
分周回路22Aの総合分周数ｑ″は、 ｑ″＝（2M＋１）×ｍ＋2M×（ｎ−ｍ）＝ｍ＋2M×ｎ…
…（２） で表され、従来の場合と同じである。
さらに、パルス幅変換信号DAPのパルス幅率をｄとす
ると、 なるパルス列が得られ、平均化することによりプリセッ
ト値Ｐに比例したD/A変換電圧（あるいは電流）が得ら
れる。
ると、 なるパルス列が得られ、平均化することによりプリセッ
ト値Ｐに比例したD/A変換電圧（あるいは電流）が得ら
れる。
連続した分周数を得るには、ｎ≧ｍ＋Ｐで、2M−１≧
ｍ≧０であるから、連続可変できる分周数ｑ′は、 ｑ′≧22M−１＋2M×Ｐ ……（４） となる。
ｍ≧０であるから、連続可変できる分周数ｑ′は、 ｑ′≧22M−１＋2M×Ｐ ……（４） となる。
このようにして、０≦Ｐ≦ｑ−2Mの範囲では、平均化
することによりプリセット値Ｐに比例し、且つｍ＋2M×
ｎに反比例した高精度のD/A変換電圧（あるいは電流）
すなわち、パルス幅変換信号DAPが得られる。
することによりプリセット値Ｐに比例し、且つｍ＋2M×
ｎに反比例した高精度のD/A変換電圧（あるいは電流）
すなわち、パルス幅変換信号DAPが得られる。
次に、可変分周回路22Aを利用したPLL回路について説
明する。
明する。
該PLL回路は、基準発振器／分割器12と、水晶発振子1
2xと、位相比較器14と、低域フィルタ16と、VCO18と、
可変分周回路22Aまたは後記の可変分周回路22Bとを有し
ている。
2xと、位相比較器14と、低域フィルタ16と、VCO18と、
可変分周回路22Aまたは後記の可変分周回路22Bとを有し
ている。
これらの構成において、VCO18のプルイン動作（周波
数一致）からロックイン動作（同期）のもとに出力信号
F0が導出される。
数一致）からロックイン動作（同期）のもとに出力信号
F0が導出される。
この動作を説明する。基準発振器／分割器12から送出
される比較周波数信号（基準信号）FRが位相比較器14に
供給される。
される比較周波数信号（基準信号）FRが位相比較器14に
供給される。
一方、VCO18から被分周信号FCが可変分周回路22A（22
B）に供給され、比較周波数信号FRと等しい分周波数の
分周信号FDを位相比較器14に送出する。
B）に供給され、比較周波数信号FRと等しい分周波数の
分周信号FDを位相比較器14に送出する。
位相比較器14から送出される位相比較信号SPが低域フ
ィルタ16に供給され、ここで積分された制御信号SCがVC
O18に印加される。この場合、可変分周回路22A（22B）
からは、位相比較信号SPの位相スリップ量、位相シフト
量に対応したパルス幅変換信号DAPが送出される。ここ
でパルス幅変換信号DAPと位相比較信号SPは打ち消し合
うように低域フィルタ16に供給される。これにより、リ
ップルの少ない直流電圧（電流）の制御信号SCが送出さ
れる。
ィルタ16に供給され、ここで積分された制御信号SCがVC
O18に印加される。この場合、可変分周回路22A（22B）
からは、位相比較信号SPの位相スリップ量、位相シフト
量に対応したパルス幅変換信号DAPが送出される。ここ
でパルス幅変換信号DAPと位相比較信号SPは打ち消し合
うように低域フィルタ16に供給される。これにより、リ
ップルの少ない直流電圧（電流）の制御信号SCが送出さ
れる。
このように基本的な動作等は従来周知であり（例え
ば、特開昭63−28131号公報等）、その詳細な説明は省
略するが、D/A変換カウンタ40（41）に関係して説明す
る。
ば、特開昭63−28131号公報等）、その詳細な説明は省
略するが、D/A変換カウンタ40（41）に関係して説明す
る。
D/A変換カウンタ40（41）に供給されるプリセット値
Ｐは特開昭63−28131号公報に示されているD/A変換器に
供給されるXLに対応し、ラッチとデジタル加算器とから
なる数値積分器の出力であって、ストローブ信号の出力
毎に加算がなされて、Ｐ、2P、3P、…となり、D/A変換
カウンタ40（41）はプリセット値に達するまで中間分周
クロックCKを計数してこの計数している期間高電位出力
を発生する。
Ｐは特開昭63−28131号公報に示されているD/A変換器に
供給されるXLに対応し、ラッチとデジタル加算器とから
なる数値積分器の出力であって、ストローブ信号の出力
毎に加算がなされて、Ｐ、2P、3P、…となり、D/A変換
カウンタ40（41）はプリセット値に達するまで中間分周
クロックCKを計数してこの計数している期間高電位出力
を発生する。
従って、D/A変換カウンタ40（41）から出力されるパ
ルス幅変換信号DAPの包絡線は鋸歯状波となり、前記公
開公報に示すD/A変換器の出力波形と同様になる。
ルス幅変換信号DAPの包絡線は鋸歯状波となり、前記公
開公報に示すD/A変換器の出力波形と同様になる。
一方、位相比較器14から出力される位相比較信号はVC
O18の出力、すなわち被分周信号FCを分周している間に
生ずる位相スリップにより鋸波状波となる。そこで位相
比較信号SPの鋸歯状波を打ち消すようにパルス幅変換信
号DAPを低域フィルタ16に加える。この結果、位相比較
信号SPの位相スリップは打ち消され、高精度にPLL回路
の出力周波数制御が行えることになる。
O18の出力、すなわち被分周信号FCを分周している間に
生ずる位相スリップにより鋸波状波となる。そこで位相
比較信号SPの鋸歯状波を打ち消すようにパルス幅変換信
号DAPを低域フィルタ16に加える。この結果、位相比較
信号SPの位相スリップは打ち消され、高精度にPLL回路
の出力周波数制御が行えることになる。
次に、本発明の他の実施例の可変分周回路22Bを説明
する。
する。
なお、可変分周回路22Bも可変分周回路22Aと同様な構
成であるが、後記するようにスタート信号ST1がD/A変換
カウンタ40に代わってスワローカウンタ35に供給され、
さらにスタート信号ST21がスワローカウンタ34に代わっ
てD/A変換カウンタ41に供給される構成である。
成であるが、後記するようにスタート信号ST1がD/A変換
カウンタ40に代わってスワローカウンタ35に供給され、
さらにスタート信号ST21がスワローカウンタ34に代わっ
てD/A変換カウンタ41に供給される構成である。
第３図において、符号CKは中間分周クロック、ST1は
スワローカウンタ35のスタート信号であり、ST21はD/A
変換カウンタ41のスタート信号である。さらにMODは２
係数プリスケーラ32の分周制御信号であり、FDは分周信
号、DAPはパルス幅変換信号である。また、ｍ、ｎは分
周数設定コード、Ｐはプリセット値である。
スワローカウンタ35のスタート信号であり、ST21はD/A
変換カウンタ41のスタート信号である。さらにMODは２
係数プリスケーラ32の分周制御信号であり、FDは分周信
号、DAPはパルス幅変換信号である。また、ｍ、ｎは分
周数設定コード、Ｐはプリセット値である。
２係数プリスケーラ32では、分周制御信号MODが高電
位の期間2M＋１分周の動作が行われ、さらに、分周制御
信号MODが低電位の期間2M分周の動作が行われて、被分
周信号FCの周波数を分周した中間分周クロックCKを得
る。
位の期間2M＋１分周の動作が行われ、さらに、分周制御
信号MODが低電位の期間2M分周の動作が行われて、被分
周信号FCの周波数を分周した中間分周クロックCKを得
る。
スワローカウンタ35ではスタート信号ST1が供給され
て中間分周クロックCKを分周数設定コードｍのカウント
が行われる期間中、分周制御信号MODを高電位に維持
し、次いで、分周数設定コードｍのカウント終了時にス
タート信号ST21を発生せしめる。また、次のスタート信
号ST1が供給されるまで分周制御信号MODを低電位に維持
する。スタート号ST21はD/A変換カウンタ41に供給す
る。
て中間分周クロックCKを分周数設定コードｍのカウント
が行われる期間中、分周制御信号MODを高電位に維持
し、次いで、分周数設定コードｍのカウント終了時にス
タート信号ST21を発生せしめる。また、次のスタート信
号ST1が供給されるまで分周制御信号MODを低電位に維持
する。スタート号ST21はD/A変換カウンタ41に供給す
る。
メインカウンタ36では中間分周クロックCKを分周数設
定コードｎに分周して分周信号FDを得ると共に、分周数
設定コードｎの分周毎にスタート信号ST1を送出する。
定コードｎに分周して分周信号FDを得ると共に、分周数
設定コードｎの分周毎にスタート信号ST1を送出する。
D/A変換カウンタ40と同様に、D/A変換カウンタ41では
スタート信号ST21が供給されて中間分周クロックCKをプ
リセット値Ｐまでカウントが行われている期間中パルス
幅変換信号DAPを高電位に維持し、さらに、次の、スタ
ート信号ST21が供給されるまでパルス幅変換信号DAPを
低電位に維持する。したがって、D/A変換カウンタ41か
ら出力されるパルス幅変換信号DAPは第２図（ｂ）に示
すごとくなる。
スタート信号ST21が供給されて中間分周クロックCKをプ
リセット値Ｐまでカウントが行われている期間中パルス
幅変換信号DAPを高電位に維持し、さらに、次の、スタ
ート信号ST21が供給されるまでパルス幅変換信号DAPを
低電位に維持する。したがって、D/A変換カウンタ41か
ら出力されるパルス幅変換信号DAPは第２図（ｂ）に示
すごとくなる。
次に、可変分周回路22Bの分周作用を第６図に基づい
て説明する。
て説明する。
第６図（ａ）は被分周信号FCを分周して得た中間分周
クロックCKを、第６図（ｂ）はパルス幅変換信号D
APを、第６図（ｃ）は分周制御信号MODを、第６図
（ｄ）は分周信号FDをそれぞれ示す。
クロックCKを、第６図（ｂ）はパルス幅変換信号D
APを、第６図（ｃ）は分周制御信号MODを、第６図
（ｄ）は分周信号FDをそれぞれ示す。
被分周信号FCが入力されて分周制御信号MODが低電位
のときには２係数プリスケーラ32において被分周信号FC
は2M分周されて、２係数プリスケーラ32から中間分周ク
ロックCKとして出力される。この中間分周クロックCKを
受けてメインカウンタ36は分周を行い、メインカウンタ
36が中間分周クロックCKをｎのカウントしたときメイン
カウンタ36からスタート信号ST1が出力される。スター
ト信号ST1を受けたスワローカウンタ35は分周制御信号M
ODを低電位から高電位に変化させる。この高電位にされ
た分周制御信号MODを受けて、２係数プリスケーラ32に
おける分周数は2Mから（2M＋１）に切り換えられて被分
周信号FCはプリスケーラ32において（2M＋１）分周され
る。（2M＋１）分周された被分周信号FCがプリスケーラ
32から中間分周クロックCKとして出力され、この中間分
周クロックCKを受けてスワローカウンタ35が中間分周ク
ロックCKをｍカウントしたときスワローカウンタ35から
出力される分周制御信号MODは高電位から低電位に変化
させられ、同時にスタート信号ST2が出力される。高電
位から低電位に制御された分周制御信号MODを受けて２
係数プリスケーラ32における分周数は（2M＋１）から2M
に切り換えられて被分周信号FCはプリスケーラ32におい
て2M分周され、2M分周された被分周信号FCがプリスケー
ラ32から中間分周クロックCKとして出力される。スター
ト信号ST2を受けてD/A変換カウンタ41はプリスケーラ32
から被分周信号FCを2M分周した中間分周クロックCKの計
数を開始し、プリセット値Ｐまで計数を行うと、パルス
幅変換信号DAPは高電位から低電位に変化させられる。
のときには２係数プリスケーラ32において被分周信号FC
は2M分周されて、２係数プリスケーラ32から中間分周ク
ロックCKとして出力される。この中間分周クロックCKを
受けてメインカウンタ36は分周を行い、メインカウンタ
36が中間分周クロックCKをｎのカウントしたときメイン
カウンタ36からスタート信号ST1が出力される。スター
ト信号ST1を受けたスワローカウンタ35は分周制御信号M
ODを低電位から高電位に変化させる。この高電位にされ
た分周制御信号MODを受けて、２係数プリスケーラ32に
おける分周数は2Mから（2M＋１）に切り換えられて被分
周信号FCはプリスケーラ32において（2M＋１）分周され
る。（2M＋１）分周された被分周信号FCがプリスケーラ
32から中間分周クロックCKとして出力され、この中間分
周クロックCKを受けてスワローカウンタ35が中間分周ク
ロックCKをｍカウントしたときスワローカウンタ35から
出力される分周制御信号MODは高電位から低電位に変化
させられ、同時にスタート信号ST2が出力される。高電
位から低電位に制御された分周制御信号MODを受けて２
係数プリスケーラ32における分周数は（2M＋１）から2M
に切り換えられて被分周信号FCはプリスケーラ32におい
て2M分周され、2M分周された被分周信号FCがプリスケー
ラ32から中間分周クロックCKとして出力される。スター
ト信号ST2を受けてD/A変換カウンタ41はプリスケーラ32
から被分周信号FCを2M分周した中間分周クロックCKの計
数を開始し、プリセット値Ｐまで計数を行うと、パルス
幅変換信号DAPは高電位から低電位に変化させられる。
一方、メインカウンタ36はスタート信号ST1を出力し
たときから中間分周クロックCKをｎカウントすると再び
スタート信号ST1を送出し、上記が繰り返される。
たときから中間分周クロックCKをｎカウントすると再び
スタート信号ST1を送出し、上記が繰り返される。
第６図（ａ）において期間A1は２係数プリスケーラ32
が被分周信号FCを2M分周している期間を示し、期間A2は
２係数プリスケーラ32が被分周信号FCを（2M＋１）分周
している期間を示している。また、パルス幅変換信号D
APが高電位の期間Ｔは、Ｔ＝（1/FC）×2M×Ｐであり、
プリセット値Ｐに比例した期間である。
が被分周信号FCを2M分周している期間を示し、期間A2は
２係数プリスケーラ32が被分周信号FCを（2M＋１）分周
している期間を示している。また、パルス幅変換信号D
APが高電位の期間Ｔは、Ｔ＝（1/FC）×2M×Ｐであり、
プリセット値Ｐに比例した期間である。
ここで、上記した可変分周回路22Bにおいても、その
総合分周数ｑ″は前記（２）式と同一であり、パルス幅
率も（３）式と同一である。さらに、連続可変できる分
周数ｑ′も（４）式と同一となる。
総合分周数ｑ″は前記（２）式と同一であり、パルス幅
率も（３）式と同一である。さらに、連続可変できる分
周数ｑ′も（４）式と同一となる。
可変分周回路22BにおけるD/A変換カウンタ41から出力
されるパルス幅変換信号を、可変分周回路22AにおけるD
/A変換カウンタ40から出力されるパルス幅変換信号と同
様にPLL回路の位相比較出力に重畳することによって高
精度の周波数制御が行えることは、可変分周回路22Aの
場合と同様である。
されるパルス幅変換信号を、可変分周回路22AにおけるD
/A変換カウンタ40から出力されるパルス幅変換信号と同
様にPLL回路の位相比較出力に重畳することによって高
精度の周波数制御が行えることは、可変分周回路22Aの
場合と同様である。
［発明の効果］ 上記のように、本発明の請求項１および２記載の可変
分周回路によれば、従来の可変分周回路と同一の総合分
周数が得られ、さらに特願昭63−229693号の可変分周回
路において必要とした、分周数設定コードｎ、ｍから
（ｍ＋2M）および（ｎ−１）を演算する演算回路が不要
となって、構成が簡単になる効果が得られる。
分周回路によれば、従来の可変分周回路と同一の総合分
周数が得られ、さらに特願昭63−229693号の可変分周回
路において必要とした、分周数設定コードｎ、ｍから
（ｍ＋2M）および（ｎ−１）を演算する演算回路が不要
となって、構成が簡単になる効果が得られる。
さらに、本発明の請求項１および２記載の可変分周回
路によれば、連続可変できる総合分周数は２係数プリス
ケーラが2M＋１と2Mの分周動作を行うものとし、プリセ
ット値をＰとしたとき、22M−１＋2M×Ｐ以上となっ
て、特願昭63−229693号の可変分周回路における場合よ
りも広範囲となる効果が得られる。
路によれば、連続可変できる総合分周数は２係数プリス
ケーラが2M＋１と2Mの分周動作を行うものとし、プリセ
ット値をＰとしたとき、22M−１＋2M×Ｐ以上となっ
て、特願昭63−229693号の可変分周回路における場合よ
りも広範囲となる効果が得られる。
さらにまた、本発明の請求項１および２記載の可変分
周回路によれば、可変分周回路のパルス幅変換信号をPL
L回路の位相比較出力に重畳することによって、PLL回路
による出力周波数を高精度に制御することができるとい
う効果も得られる。
周回路によれば、可変分周回路のパルス幅変換信号をPL
L回路の位相比較出力に重畳することによって、PLL回路
による出力周波数を高精度に制御することができるとい
う効果も得られる。
第１図は本発明に係る可変分周回路の一実施例の構成を
示すブロック図、 第２図は本発明に係る可変分周回路の一実施例および他
の実施例におけるD/A変換カウンタの作用の説明に供す
る波形図、 第３図は本発明に係る可変分周回路の他の実施例の構成
を示すブロック図、 第４図は本特許出願の出願人が提案している可変分周回
路の構成を示すブロック図、 第５図は本発明にかかる可変分周回路の一実施例におけ
る分周作用の説明に供するタイミング図、 第６図は本発明にかかる可変分周回路の他の実施例にお
ける分周作用の説明に供するタイミング図、 第７図は本発明にかかる可変分周回路の一実施例におけ
るパルス幅変換信号が供給されるPLL回路の構成を示す
ブロック図である。 22A、22B……可変分周回路、32……２係数プリスケーラ 34、35……スワローカウンタ、36……メインカウンタ 40、41……D/A変換カウンタ、DAP……パルス幅変換信号 FC……被分周信号、FD……分周信号 MOD……分周制御信号、ｍ、ｎ……分周数設定コード Ｐ……プリセット値、ST1、ST2、ST21……スタート信号
示すブロック図、 第２図は本発明に係る可変分周回路の一実施例および他
の実施例におけるD/A変換カウンタの作用の説明に供す
る波形図、 第３図は本発明に係る可変分周回路の他の実施例の構成
を示すブロック図、 第４図は本特許出願の出願人が提案している可変分周回
路の構成を示すブロック図、 第５図は本発明にかかる可変分周回路の一実施例におけ
る分周作用の説明に供するタイミング図、 第６図は本発明にかかる可変分周回路の他の実施例にお
ける分周作用の説明に供するタイミング図、 第７図は本発明にかかる可変分周回路の一実施例におけ
るパルス幅変換信号が供給されるPLL回路の構成を示す
ブロック図である。 22A、22B……可変分周回路、32……２係数プリスケーラ 34、35……スワローカウンタ、36……メインカウンタ 40、41……D/A変換カウンタ、DAP……パルス幅変換信号 FC……被分周信号、FD……分周信号 MOD……分周制御信号、ｍ、ｎ……分周数設定コード Ｐ……プリセット値、ST1、ST2、ST21……スタート信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−28131（ＪＰ，Ａ) 特開 昭57−201342（ＪＰ，Ａ) 特開 昭53−121559（ＪＰ，Ａ)
Claims (2)
- 【請求項１】被分周信号の周波数を分周する２係数プリ
スケーラと、 ２係数プリスケーラの分周出力をｎ分周するメインカウ
ンタと、 メインカウンタにおけるｎ分周中のｍ（ｍ＜ｎ）カウン
ト期間中２係数プリスケーラにおいて一方の計数にかか
る分周を行わせ、（ｎ−ｍ）カウント期間中２係数プリ
スケーラにおいて他方の計数にかかる分周を行わせるス
ワローカウンタと、 メインカウンタによるｎ分周の終了に同期して２係数プ
リスケーラの分周出力の計数を開始し該計数の開始時か
ら、前記分周出力の計数による計数値が予め設定した値
に達するまで所定レベルの出力を発生するD/A変換カウ
ンタと、 を備え、PLL回路の位相比較出力とD/A変換カウンタの出
力とを重畳してPLL回路の低減フィルタに供給し、かつD
/A変換カウンタの出力消滅に同期してスワローカウンタ
における計数を開始させるようにしたことを特徴とする
可変分周回路。 - 【請求項２】被分周信号の周波数を分周する２係数プリ
スケーラと、 ２係数プリスケーラの分周出力をｎ分周するメインカウ
ンタと、 メインカウンタにおけるｎ分周中のｍ（ｍ＜ｎ）カウン
ト期間中２係数プリスケーラにおいて一方の計数にかか
る分周を行わせ、（ｎ−ｍ）カウント期間中２係数プリ
スケーラにおいて他方の計数にかかる分周を行わせるス
ワローカウンタと、 スワローカウンタにおける計数の終了に同期して２係数
プリスケーラの分周出力の計数を開始し該計数の開始時
から、前記分周出力の計数による計数値が予め設定した
値に達するまで所定レベルの出力を発生するD/A変換カ
ウンタと、 を備え、PLL回路の位相比較出力とD/A変換カウンタの出
力とを重畳してPLL回路の低減フィルタに供給し、かつ
メインカウンタによるｎ分周の終了に同期してスワロー
カウンタにおける計数を開始させるようにしたことを特
徴とする可変分周回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278203A JPH088488B2 (ja) | 1989-10-24 | 1989-10-24 | 可変分周回路 |
| US07/483,056 US5045813A (en) | 1989-10-19 | 1990-02-21 | Slip phase control PLL |
| CA002010724A CA2010724C (en) | 1989-10-19 | 1990-02-22 | Slip phase control pll |
| GB909004556A GB9004556D0 (en) | 1989-10-19 | 1990-03-01 | Slip phase control phase-locked loop |
| FR9003159A FR2653614B1 (fr) | 1989-10-19 | 1990-03-13 | Boucle de verrouillage de phase avec commande a glissement de phase. |
| GB9005908A GB2237158B (en) | 1989-10-19 | 1990-03-16 | Slip phase control phase-locked loop |
| DE4008781A DE4008781C2 (de) | 1989-10-19 | 1990-03-19 | Phasenregelschleife mit Phasenschlupfsteuerung |
| KR1019900003667A KR930010693B1 (ko) | 1989-10-19 | 1990-03-19 | 슬립위상제어 위상동기루프 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278203A JPH088488B2 (ja) | 1989-10-24 | 1989-10-24 | 可変分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03139018A JPH03139018A (ja) | 1991-06-13 |
| JPH088488B2 true JPH088488B2 (ja) | 1996-01-29 |
Family
ID=17594036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1278203A Expired - Lifetime JPH088488B2 (ja) | 1989-10-19 | 1989-10-24 | 可変分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088488B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492690B1 (ko) | 2002-11-04 | 2005-06-07 | 매그나칩 반도체 유한회사 | 프리스케일러를 포함하는 위상 제어 루프 회로 |
| KR100506058B1 (ko) | 2002-11-28 | 2005-08-05 | 매그나칩 반도체 유한회사 | 주파수 구분 전압 제어 발진기를 사용하는 위상 제어 루프회로 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121559A (en) * | 1977-03-31 | 1978-10-24 | Toshiba Corp | Variable divider circuit |
| US4409564A (en) * | 1981-03-20 | 1983-10-11 | Wavetek | Pulse delay compensation for frequency synthesizer |
| JPS6328131A (ja) * | 1986-07-22 | 1988-02-05 | Japan Radio Co Ltd | スリツプ位相制御ｐｐｌによる周波数制御装置 |
-
1989
- 1989-10-24 JP JP1278203A patent/JPH088488B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03139018A (ja) | 1991-06-13 |
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