JPH03139741A - 履歴情報格納方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［Ｉａ　　要］ 電子計算機のハードウェアの履歴情報の記憶部への格納
方式に関し、 履歴情報を格納する記憶部の小容量化を目的とし、基本
クロックと該基本クロックのｎ倍の周期の同期化信号と
によって基本クロックのｎ倍（ｎ≧２）のクロックＮを
生成するクロック制御部（１）と、クロックＮによって
データがセットされるレジスタ（２）およびレジスタ（
３）と、前記同期化信号の極性によってレジスタ（２）
とレジスタ（３）の内の一方を選択する選択制御部（４
）と、上記選択制御部によって選択されたレジスタの内
容とこれに対応する同期化信号の極性に係る情報とを格
納する記憶部を具備することにより構成する。

［産業上の利用分野］ 本発明は、電子計算機（以下コンピュータとも言う）に
おけるハードウェア障害発生時にその原因を探索するた
め回路動作を解析するための情報として収集される履歴
情報（以下ヒストリ情報とも言う）の記憶部への格納方
法に関し、特に小容量の記憶部で必要な情報を格納する
ことの可能な方式に係る。

［従来の技術］ 電子計算機回路は膨大な数のゲート素子等から成ってお
り、これらのいずれかで故障（障害）を生ずると、その
原因箇所を探索するのは容易なことではない。

そのため、動作中のハードウェアの主要な部分の変化を
履歴情報として収集し記憶して置き、障害発生に際して
、この情報を手掛りに故障原因となった箇所の探索を行
なうことが行なわれている。

従来このようなヒストリ情報の格納回路においては、障
害解析に必要であるハードウェアの制御信号のレジスタ
出力と、記憶部（ＲＡＭ等）の人力を１対１で接続する
方法を採っていた。

すなわち、これはレジスタの１ビツトに記憶部の１ビツ
トを割り当てるものである。実際の記憶部は例えば、１
６ビツ）Ｘ２５６サイクルの４ｋＲＡＭを５個用いる等
のように構成される。

［発明が解決しようとする課題］ 近年のコンピュータハードウェアの回路構成の複雑化に
伴い、障害時の解析に必要な制御情報の数が増しており
、そのため、ヒス）　ＩＪ情報の量は増大している。こ
れに対しては、ヒストリ情報を格納する記憶部の容量（
ＲＡＭやレジスタの個数）を増すという方法があるが、
これではハードウェアの量が従来に比し大幅に増加する
ので、記憶部の容量をできるだけ増さずに、必要なヒス
トリ情報をすべて記憶できるようにする方法の出現が望
まれている。

特に、低コストで、小形化されたコンピュータを実現す
る上で、これは切実な問題であった。

本発明は、このような従来の問題点に鑑み、少ない記憶
容量で極力多くのハードウェア履歴３− 情報を格納することの可能な手段を提供することを目的
としている。

［課題を解決するための手段］ 本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段により達成される。

すなわち、本発明は、基本クロックと該基本クロックの
ｎ倍の周期の同期化信号とによって基本クロックのｎ倍
（ｎ≧２）のクロックＮを生成するクロック制御部と、
クロックＮによってデータがセットされるレジスタＡお
よび他のレジスタＢと、前記同期化信号の極性によって
レジスタＡとレジスタＢの内の一方を選択する選択制御
部と、上記選択制御部によって選択されたレジスタの内
容とこれに対応する同期化信号の極性に係る情報とを格
納する記憶部を具備する履歴情報格納方式である。

「作　用］ 第１図は本発明の詳細な説明する図である。

４− 同図において１はクロック制御部で、基本クロックのｎ
倍の周期のクロックＮを生成する。

２．３はレジスタであって、それぞれの１倍サイクルの
クロックＮに同期して値をセットする。

４は選択部で、クロックの周期をｎ倍にするための同期
化信号である５ＩＧＩによって、レジスタ２の出力とレ
ジスタ３の出力を選択する。

５はヒストリ情報記憶部で、選択部４で選ばれたレジス
タの値と、これに対応するＳ　ＩＧＩの極性に係る情報
をヒス）ＩＪ情報として格納する。

本発明では、第１図の如く２つのレジスタの出力から、
まず一方を選択し、レジスタの値が変わる前にもう一方
を選択し、それらの値を毎サイクル、ヒストリ情報とし
て記憶部に格納する。これによって、障害解析の時に２
つのレジスタがある期間（記憶部の容量によって決まる
サイクル数）、どのように変化していったかは容易に理
解できる。

すなわち、本発明はレジスタにｎサイクルに一回クロッ
クが入力されるよう制御する同期化信号によって、ｎサ
イクルの間、同一の値になっている２つのレジスタの値
を選択し、そのデータと同期化信号をヒストリ情報とし
て記憶部に格納することにより、ｎサイクル間のｎ分の
何サイクル間は２つのレジスタの内の一方の内容を、そ
して残りのサイクル間はもう一方の内容を記憶部に格納
するように制御するもので、同時に格納してふいた同期
化信号の極性（“０”または“１”）を識別信号として
使うことにより、どちらのレジスタの内容であるかを判
断するものである。

本発明においては、以上の方法により履歴情報を格納す
るための記憶部の容量を減らし、低コストで小型化され
たコンピュータの開発を可能とすることができる。

［実施例］ 第２図は本発明の一実施例の構成図であって、コンピュ
ータハードウェア内のヒストリ情報の転送回路を示して
いる。同図において、１ａはクロツタ制御用ＡＮＤ回路
であり、クロックを基本周期のｎ倍の周期にする。２ａ
はレジスタ・ハイを構成しているフリップフロップ（以
下ＦＦとも言う）であり、３ａはレジスタ・ローを構成
しているＦＦである。４ａは選択信号の生成回路であっ
て、同期化信号５ＩＣＩによってレジスタ・ハイ２ａと
レジスタ・ロー３ａのどちらを選ぶかを決める。

４ｂはレジスタ・ハイ・セレクト用のＡＮＤ回路、４Ｃ
はレジスタ・ロー・セレクト用のＡＮＤ回路であり、４
ｄはＯＲ回路である。これらのＡＮＤ回路４ｂ、４ｃお
よびＯＲ回路４ｄは、ヒストリ情報記憶部へヒストリ情
報を送出する。５ａはヒストリ情報記憶回路であり、例
えばＲＡＭで構成される。

５ｂは記憶回路ポインタ制御回路であり、毎サイクル１
ずつインクリメント（ディクリメントでもよい）するこ
とによって記憶容量に応じたある一定期間、ヒストリ情
報の上書きを阻止するものである。また、１１はｎ倍周
期のクロッ子一 り、２１．３１．４１．５１はそれぞれ信号線を示して
おり、これらは後述する第３図内に記載したものと対応
している。

第３図は第２図に示した実施例の動作を説明するタイム
チャートである。同期化信号５ＩＧ１が同図に示すよう
に人力されたとき、ＦＦ２ａ、ＦＦ３ａをセットするｎ
倍周期のクロック１１は２倍周期クロックとなり同図で
１１１で示すようになる。したがってＦＦは２基本サイ
クルに１度セットされる。これによって、レジスタ・ハ
イ２ａの出力信号（信号線２１の信号）、レジスタ・ロ
ー３ａの出力信号（信号線３１の信号）はそれぞれ第３
図に２１あるいは３１として示すようになる。そして、
同期化信号５ＩＧＩが“１”のとき、レジスタ・ハイ２
ａの出力を選択し、“０”の時レジスタ・ロー３ａを選
択すれば、ヒストリ情報送出信号は第３図の信号線４１
の信号のようになる。

次に第３図に示すように回路が動作した時、ヒストリ情
報記憶回路５ａ内に書き込まれた履− 層情報について、第４図を用いて説明する。

第１回目のクロックが入った時、ポインタ５１は１”を
示しており、それによって選ばれたアドレスに、同期化
信号５ＩＧＩのヒストリ情報であるＤＡ、ＴＡｌとレジ
スタ・ハイとレジスタ・ローの出力のうちから選択され
てできたヒストリ情報ＤＡＴＡ２が書き込んである。

以下２回目のクロックからは第４図に示すように動作し
てヒストリ情報をヒストリ情報記憶回路から読み出せば
、それが、どのような履歴情報であるかが同図に記載し
であるように判断できる。

「発明の効果１ 以上説明した様に、本発明は、ｎ倍周期のクロックを生
成するための同期化信号を用いることにより、ｎ倍周期
のクロックでセットされる２つのレジスタの内のいずれ
か一方を選択して、その内容を読み出すと共に、値が変
化しないうちに他の一方のレジスタの内容を出力し、こ
れらを識別するための同期化信号の極性と共に記憶する
ものである。従って、従来の半分の記憶容量で障害解析
に必要な十分なヒストリ情報を得ることができるからコ
ンピュータの小型化が可能となる利点がある。

・・・・・・ｎ倍周期のクロック、２１．３１．４１．
５１・旧・・信号線

Claims (1)

1. 【特許請求の範囲】 基本クロックと該基本クロックのｎ倍の周期の同期化信
   号とによって基本クロックのｎ倍（ｎ≧１）のクロック
   Ｎを生成するクロック制御部（１）と、 クロックＮによってデータがセットされるレジスタ（２
   ）およびレジスタ（３）と、 前記同期化信号の極性によってレジスタ（２）とレジス
   タ（３）の内の一方を選択する選択制御部（４）と、 上記選択制御部によって選択されたレジスタの内容とこ
   れに対応する同期化信号の極性に係る情報とを格納する
   記憶部を具備することを特徴とする履歴情報格納方式。