JPH01112449A - 速度変換メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 書込みクロック周期と読出しクロック周期とが異なる速
度変換メモリ装置に関し、 書込みアドレスと読出しアドレスとが一致した場合でも
メモリ内のデータが破壊しないようにすることを目的と
し、 メモリの書込みアドレスとメモリの読出しアドレスとを
比較するアドレス比較手段と、アドレス比較手段にて上
記両アドレスが異なることが検出された時は読出しアド
レスをそのままメモリへ送る一方、上記両アドレスが一
致することが検出された時は読出しアドレスと異なるダ
ミー読出しアドレスをメモリへ送るよう切換える切換手
段と、上記両アドレスが異なることが検出された時はメ
モリの出力を出力データとして取出す一方、上記両アド
レスが一致することが検出された時はメモリの入力デー
タを出力データとして取出すよう選択する選択手段とに
て構成する。

〔産業上の利用分野〕

本発明は、書込みクロック周期と読出しクロック周期と
が異なる速度変換メモリ装置に関する。

一般に、コンピュータにおいて例えば３．４ＭＨｚのク
ロックで送られてきたデータをこれより更に速い例えば
３．６Ｍ　ｌ（Ｚのクロックで送出し直す時、速度変換
メモリ装置を用いる。このものは、書込みクロックによ
っであるデータを古込み、書込みクロックと異なる周期
の速い読出しクロックによってそのデータを読出すもの
であるが、書込みクロックの周期より読出しクロック周
期の方が速いのでクロックに周期してメモリ内のアドレ
スを読み出していると途中で書込みアドレスと読出しア
ドレスとが一致して、更に書込みアドレスを追越すため
に、メモリ内の一度読んだデータをまた読み出してしま
い、メモリ装置をそのままにしておくと、データが重複
してしまうことでデータの内容が破壊してしまうので、
これを防止できるようなメモリ装はが必要とされる。

〔従来の技術〕

第５図は従来のブロック図を示す。この例は、例えばエ
ラスティックストアメモリ（ＥＳ）である。同図中、１
はメモリ、２は入力レジスタ、３は出力レジスタである
。同図において、書込みに際し、入力データは出込みク
ロックによって入力レジスタ２に格納され、続いてメモ
リ１に送られ、出込みアドレスによって指定されたアド
レスに書込みクロックによって書込まれる。次に、読出
しに際し、読出しアドレスによって指定されたアドレス
から書込みクロックと異なる周期の読出しり０ツクによ
ってデータが読出され、続いて出力レジスタ３に読出し
りＯツクによって格納され、出力データとして取出され
る。

ここでメモリ１は第６図に示す様になっており、書込み
アドレス及び読み出しアドレスはＯＯＯから１１１まで
順番に書込み及び読み出し番地も指定していく。

このようにして、あるクロックで送られてきたデータを
これより更に速いクロックで送出し直すことができる。

〔発明が解決しようとする問題点〕

このような速度変換メモリ装置では、書込みクロックは
読出しクロックよりら速度が遅いために同じ時間内に読
み出しの回数が増加し途中で書込みアドレス及び読出し
アドレスが一致してさらに追い越してしまうことがあり
、こ−のような場合、メモリ装置をそのままにしておく
と、メｔり装置内のデータが破壊してしまう。然るに、
上記従来のものは、このようなデータ破壊を防止するよ
うな構成とされていないため、正確なデータを（ｑるこ
とができない問題点があった。

本発明は、書込みアドレスと読出しアドレスとが一致し
た場合でもメモリ内のデータが破壊しない速度変換メモ
リ装置を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図を示す。同図中、１は
メモリ、１０は、メモリ１の書込みアドレスとメモリ１
の読出しアドレスとを比較するアドレス比較手段、６は
アドレス比較手段１０にて上記両アドレスが異なること
が検出された時に読出しアドレスをそのままメモリ１へ
送る一方、上記両アドレスが一致することが検出された
時は読出しアドレスと異なるダミー読出しアドレスをメ
モリ１へ送るよう切換える切換手段、７は」−２両アド
レスが賃なることが検出された時はメモリ１の出力を出
力データとして取出す一方、上記両アドレスが一致する
ことが検出された時はメモリ１の入力データを出力デー
タとして取出すよう選択する選択手段である。

〔作用〕

本発明では、アドレス比較手段１０にて書込みアドレス
と読出しアドレスとの一致を検出し、切換手段６によっ
てメモリ１の読出しアドレスを本来の読出しアドレスと
異なったグミ−読出しアドレスに切換え、メモリ１の自
込みアドレスと読出しアドレスとを強制的に異ならして
メモリ１内のデータの破壊を防止する。

〔実施例〕

第２図は本発明の一実施例のブロック図を示し、同図中
、第５図と同一構成部分には同一番号を付す。同図中、
４はアドレス−数構出回路で、占込みアドレスと読出し
アドレスとを比較し、一致しない時はＬレベル、一致し
た時はＨレベルの各信号を出力する。５はフリップフロ
ップで、アドレス−数構出回路４の出力が常にＬレベル
の時はＬレベル、その出力が１」レベルとＬレベルとが
交互にある時はＨレベルの各選択信号ＳＥＬを出力する
。アドレス−数構出回路４及びフリップフロップ５にて
アドレス比較手段１０が構成される。

６はエクスクルシブオアゲート（切換手段）で、フリッ
プフロップ５からの選択信号ＳＥＬがＬレベルの時は読
出しアドレスをそのまま出力し、それがＨレベルの時は
読出しアドレスの逆極性をもつダミー読出しアドレスを
出力するａ７はセレクタ（選択手段）で、選択信号ＳＥ
ＬがＬレベルの時はメモリ１の出力データを選択して取
出す一方、それがＨレベルの時は入力レジスタ２の出力
データを選択して取出す。

第３図は書込みアドレスと読出しアドレスとが異なる時
のタイミングチャート、第４図は上記両アドレスが一致
した時のタイミングチャートを示す。

次に、本発明装昭の動作について第２図乃至第４図と共
に説明する。

入力データ（第３図（Ａ）、第４図（Ａ））は書込みク
ロックによって入力レジスタ２に格納され、続いてメモ
リ１に送られ、占込みアドレスＷＡ（第３図（Ｃ）、第
４図（Ｃ））によって指定されたアドレスに書込みクロ
ックによって書込まれる（第３図（Ｂ）、第４図（Ｂ）
）。ここで、書込みアドレスＷＡ（第３図（Ｃ））と読
出しアドレスＲＡ（第３図（Ｄ））とが異なる場合、ア
ドレス−数構出回路４においてアドレス不一致が検出さ
れ、Ｌレベル信号（第３図（Ｅ））が取出される。

このＬレベル信号によってフリップ７０ツブ５からの選
択信ＱＳＥＬ、はＬレベルとされ（第３図（Ｆ））、こ
れにより、エクスクルシブオアゲート６は読出しアドレ
スをそのままの形で出力する。

メモリ１ではこの読出しアドレスＲＡ（第３図（Ｄ））
によって指定されたアドレスから読出しクロックによっ
てデータＤ。（第３図（Ｇ））が読出され、続いて出力
レジスタ３に読出しクロックによって格納され、出力デ
ータとして取出される（第３図（Ｈ））。

一方、書込みアドレスＷＡ（第４図（Ｃ））と読出しア
ドレスＲＡ（第４図（Ｄ））とが一致した場合、アドレ
ス−数構出回路４においてアドレス一致が検出され、Ｈ
レベルとＬレベルとが交互に存在する信号（第４図（Ｅ
））が取出される。

この信号によってフリップフロップ５からの選択信号Ｓ
ＥＬはＨレベルとされ（第４図（Ｆ））、これにより、
エクスクルシブオアゲート６は読出しアドレスの逆極性
をもつグミ−読出しアドレスを出力する。つまり、両ア
ドレスの一致が検出された時はメモリ１の読出しアドレ
スを強制的にダミー読出しアドレスに切換える。

このダミー読出しアドレスは本来の読出しアドレスと異
なるので、メモリ１ではよ込みアドレスと読出しアドレ
スとが異なることになり、これにより、メモリ内のデー
タの破壊を防止し得る。−方、フリップフロップ５から
のＨレベルの選択信号ＳＥＬはセレクタ７に供給され、
これにより、セレクタ７はメモリ１の出力データに代っ
て入力レジスタ２の出力データを出力するように切換え
られ（第４図（Ｇ））、出力レジスタ３から出力データ
（第４図（Ｈ））として取出される。

このように書込みアドレスと読出しアドレスとが一致し
た場合は本来、メモリ１への書込みデータとメモリ１か
らの読出しデータとは等しいので、メモリ１からの読出
しデータが出力データとして取出せない上記構成ではメ
モリ１への宮込みデータをそのまま出力データとする。

〔発明の効果〕

以上説明した如く、本発明によれば、書込みアドレスと
読出しアドレスとが一致した場合にメモリ内のデータが
破壊されることはなく、正確なデータを取出し得る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例のブロック図、第３図及び第
４図は夫々書込みアドレスと読出しアドレスとが異なる
時及び一致した時のタイミングヂャート、 第５図は従来のブロック図、 第６図はメモリ１の構成図である。 図において、 １はメモリ、 ２は入力レジスタ、 ３は出力レジスタ、 ４はアドレス−数構出回路、 ５はフリップ７０ツブ、 ６はエクスクルシブオアゲート（切換手段）、７はセレ
クタ（選択手段）、 １０はアドレス比較１段 を示す。 坤揚芒哨の須１畔Ｌｌロック図 ｗｔ図 本発明め一実施例カプロ１２０ 第２ダ 麩の７゛ロ−ｙ２図 可５図 メモリ１の講−１０ 容６　！

Claims (1)

1. 【特許請求の範囲】 メモリ（１）の書込みアドレスと該メモリ（１）の読出
   しアドレスとを比較するアドレス比較手段（１０）と、 該アドレス比較手段（１０）にて上記両アドレスが異な
   ることが検出された時は上記読出しアドレスをそのまま
   上記メモリ（１）へ送る一方、上記アドレス比較手段（
   １０）にて上記両アドレスが一致することが検出された
   時は上記読出しアドレスと異なるダミー読出しアドレス
   を上記メモリ（１）へ送るよう切換える切換手段（６）
   と、上記アドレス比較手段（１０）にて上記両アドレス
   が異なることが検出された時は上記メモリ（１）の出力
   を出力データとして取出す一方、上記アドレス比較手段
   （１０）にて上記両アドレスが一致することが検出され
   た時は上記メモリ（１）の入力データを出力データとし
   て取出すよう選択する選択手段（７）とを有してなるこ
   とを特徴とする速度変換メモリ装置。