JPH03139751A - 優先度判定機能を有する通信用ｄｍａコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、優先度判定機能を有する通信用ＤＭＡコント
ローラに関する。

（従来の技術） 一般に、データの通信においては、高速でデ−夕を転送
すべ（ＤＭＡ（ダイレクトメモリアクセス）転送が行な
われることが多い。従来のＤＭＡ転送においては、ある
チャンネルに割り当てられた転送用データブロックを、
チャンネル単位のプライオリティ転送を行う。このため
、バーストサイズを、ＤＭＡに、転送用のデータブロッ
クよりも小さく設定した場合であっても、１回のバース
ト転送が終了しても、その都度チャンネルは切り替わら
ない。そして、そのチャンネルに割り当てられた転送用
データブロックのすべての転送が終了したら、次に優先
度の高いチャンネルに切り換えられて、ＤＭＡ転送が行
われる。

（発明が解決しようとする課題） 従来のＤＭＡコントローラは以上のように構成されてい
るので、それを通信データ転送用に用いると、送受信が
重なったときに以下の様な問題が発生する。

例えば、送信ＤＭＡ開始直後に通信データの受信が始ま
っても、送信データを全て送信し終るまではチャンネル
を受信ＤＭＡモードに切り替えられない。このため、送
信データのデータ長が長いと、受信データを受信し損う
可能性がある。また、受信データを受信し損う条件は、
受信ＦＩＦＯ（ファーストインファーストアウト）バッ
ファの大きさや、この時に同時に送信を行なっている送
信データの大きさによって異る。受信に失敗すると、相
手局はデータの上位層から再送信を行う。

このため、データ転送時間が長くなって、転送効率が悪
化する。

本発明は、上記従来技術の難点に鑑みてなされたもので
、その目的は、ＤＭＡ転送においては、通信データを予
め定められたバーストサイズに区切って送り、１回転送
終了する毎に全てのＤＭＡ転送要求の優先順位を判定し
、その順位の高いチャンネルに切り替えてＤＭＡ転送し
、これを繰り返してデータ転送し、これによりデータ転
送の効率を向上させることにある。

〔発明の構成〕

（課題を解決するための手段） 上記目的を達成するために、本発明の第１の優　３− 先度判定機能を有する通信用ＤＭＡコントローラは、メ
モリとメモリとの間に位置してそれらのメモリ間のデー
タ転送をＤＭＡ転送によって行わせる通信用ＤＭＡコン
トローラであって、複数のチャンネルを有し、各チャン
ネルは前記データ転送に際して使用されるＦＩＦＯをそ
れぞれ有し、チャンネルの切り換えにより、あるメモリ
から他のメモリへデータ転送させ、他のメモリからある
メモリへデータ転送させる通信用ＤＭＡコントローラに
おいて、最も優先度の高いＤＭＡ要求に基づいて、予め
定めたバーストサイズのデータを転送する転送手段と、
前記転送手段による上記転送が１回終了する毎に、ＤＭ
Ａ要求の有効なものについて優先度を判定する優先度判
定手段と、前記優先度判定手段によって最も優先度が高
いとされたＤＭＡ要求に応じて、前記チャンネルを切換
えるチャンネル切換手段と、を備えるものとして構成さ
れる。

また、本発明の第′２の優先度判定機能を有する通信用
ＤＭＡコントローラは、前記第１のＤＭＡ　４− コントローラにおいて、前記データ転送に当っての前記
ＦＩＦＯへのデータ蓄積時間中に、自己が専有するワー
キングメモリについてのＤＭＡ要求を実行させるＤＭＡ
実行手段を有するものとして構成される。

（作　用） 複数のＤＭＡ　（ダイレクトメモリアクセス）要求に予
め優先順位がつけられている。転送手段では、１回のＤ
ＭＡ転送で予め定められたバーストサイズのデータが転
送される。１回のＤＭＡバースト転送終了毎に、優先度
判定手段により、有効なりＭＡ要求の優先度を調べる。

最も優先度の高いＤＭＡ要求に対応するチャネルにチャ
ネルが切り換えられる。切りの換えられたチャネルにお
いてデータ転送が行われる。これが繰り返えされる。

また、データ転送に当ってのＦＩＦＯへのデータ蓄積中
に、ワーキングメモリについてのＤＭＡ要求が実行され
る。

（実施例） 以下、図面を参照しながら本発明の実施例を説明する。

第１図は、本発明の一実施例のブロック図であり、特に
通信コントローラの基本ブロックを示すものである。こ
の通信コントローラは５つのブロックから構成されてい
る。第１のブロック（１０１）は、図示しないメモリ回
路を有するホストプロセッサとのインターフェース信号
の生成、解釈を行なってＤＭＡ転送制御などのコミュニ
ケーションを行なうための各種レジスタを持つバスイン
ターフェースブロック１０１　（Ｂｕｓ　Ｉ／Ｐ　）で
ある。第２のブロック（１０２）は、内部ＤＭＡファー
ムウェアに従って動作し、ＤＭＡの３つのチャンネルを
優先順位で切り替える等のインテリジェントな制御を行
なうＤＭＡコントロールブロック１０２　（ＤＭＡＣ）
である。第３のブロック（１０３）は、複数の通信デー
タバッファを自動バッファロケーションとして通信デー
タの転送効率を高めるＦ　Ｉ　ＦＯ／ＲＡＭブロック１
０３である（ＦＩＦＯ／ＲＡＭ）。第４のブロック（１
０５）は、内部通信ファームウェアによってネットワー
ク通信プロトコルを実行し各種のタスクをコントロール
するスモールＣＰＵブロック１０５　（Ｓｍａｌｌ　Ｃ
ＰＵ）である。第５のブロック（１０４）は、通信フレ
ームの組み立て、認識や各種通信エラーの検出等の通信
の制御を行なうネットワークインターフェースブロック
１０４　（Ｎｅｔｗｏｒｋ　Ｉ／Ｐ　）である。バスイ
ンターフェースブロック１０１は、図示しないメモリ回
路に対して２４ビツトのアドレス（Ａｄｄｒｅｓｓ　）
を送出すると共に１６ビツトのデータ（Ｄａｔａ）を入
出力するアドレス／データバッファレジスタ（Ａｄｄｒ
ｅｓｓ　／Ｄａｔａ　Ｂｕｆ’ｌ’ｅｒ　Ｒｅｇｉｓｔ
ｅｒ）と、コミュニケーションレジスタ （Ｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｒｅｇｉｓｔｅｒ）か
ら構成されるＯそのコミュニケーションレジスタは、メ
モリ回路へバス要求信号ＢＲＥＱ、リード信号ＲＤ及び
ライト信号ＷＲを送出し、且つメモリ回路からバスアク
ノリッジ信号ＢＡＣＫを受は付ける。またホストプロセ
ッサからは、Ｉ１０アクセスを行なう為のチップセレク
ト信号Ｃ８及びリード信号ＲＤ。

ライト信号ＷＲを受は付ける。ＤＭＡコントロー　７− ルブロック１０２は、ＤＭＡマイクロコントロール（Ｄ
ＨＡ　Ｍｉｃｒｏ　Ｃｏｎｔｒｏｌ　Ｌｏｇｉｃ）と、
ＤＭＡファームウェアＲＯＭ　（ＤＭＡ　Ｆｉｒｍｗａ
ｒｅ　ＲＯＭ）と、アドレスカウント／データアライメ
ント （Ａｄｄｒｅｓｓ　Ｃｏｕｎｔ　＆　　Ｄａｔａ　Ａｌ
ｉｇｎｍｅｎｔ）と、２Ｐｏｒｔ　ＲＡＭを有するＤＭ
Ａコントロールレジスタ（ＤＭＡ　Ｃｏｎｔｒｏｌ　Ｒ
ｇｉｓｔｅｒ　）とを備える。また、ＦＩＦＯ／ＲＡＭ
１０３は、複数の送信ＦＩＦＯ（ＴＸ−ＦＩＦＯ）と、
複数の受信Ｆ　Ｉ　Ｆ　Ｏ（ＲＸ−ＦＩＦＯ）と、２　
Ｐｏｒｔ　ＲＡＭを有するワーキングメモリ（Ｍａｒｋ
ｉｎｇ　Ｍｅｒａｏｒｙ）とを備える。また、スモール
ＣＰＵブロック１０５は、コミュニケーションレジスタ
インターフェース（ＣｏｍｌＩｕｎｌｃａｔｌｏｎＲｅ
ｇｌｓｕｔｅｒｓ　Ｉｎｔｅｒｆ’１ｃｅ）と、インタ
ーナルファームウェアＲＯＭ　（Ｉｎｔｅｒｎａｌ　Ｆ
ｉｒｍｗａｒｅ　ＲＯＭ　）と、エグゼキューションコ
ントロール（Ｅｘｅｃｕｔ　ｔｏｎＣｏｎｔｒｏｌ　）
と、Ｘレジスタ（Ｘ−Ｒｅｇ　）とＹレジスタ（Ｙ−Ｒ
ｅｇ　）を接続する演算ユニット（ＡＬＵ　）と、イン
ターナルバスインターフェース（ＩｎｔｅｒｎａｌＢｕ
ｓ　Ｉｎｔｅｒｆａｃｅ　）と、ワーキングレジスタ（
Ｗｏｒｋ−８− １ｎｇ　Ｒｅｇｉｓｔｅｒｓ　）とを備える。一方、ネ
ットワークインターフェース（Ｎｅｔｗｏｒｋ　ｌ／Ｆ
）　１０４は、６バイト（ｂｙｔｅ）の送信Ｆ　Ｉ　Ｆ
　Ｏ（ＴＸ−ＦＩＦＯ）と、６バイト（ｂｙｔｅ）の受
信Ｆ　Ｉ　Ｆ　Ｏ（ＲＸ−ＦＩＦＯ）と、デリミタージ
エネレータ／ディテクタ （Ｄｅｌｉｍｌｔｏｒ　Ｇｅｎｅｒａｔｏｒ　＆　Ｄｅ
ｔｅｃｔｏｒ）と、プロトコルタイマー（Ｐｒｏｔｏｃ
ｏｌ　Ｔｉｍｅｒ）と、図示しない物理層データ送受信
回路にデータを送出するパラレル／シリアル変換部（Ｐ
ａｒａｌｌｅｌ　ｔｏ　５ｅｒｉａｌ）と、物理層デー
タ送受信回路からデータを受信するパラレル／シリアル
変換部（Ｓｅｒｉａｌ　ｔｏ　Ｐａｒａｌｌｅｌ）とを
有する。ＤＭＡコントロールブロック１０２のＤＭＡコ
ントロールレジスタと、ＦＩＦＯ／ＲＡＭブロックとネ
ットワークインターフェース１０４の送受信ＦＩＦＯと
、スモールＣＰＵブロック１０５のインターナルバスイ
ンターフェースとは、１６ビツトの内部バス（Ｉｎｔｅ
ｒｎａｌ　Ｂｕｓ）で接続されている。またＤＭＡコン
トロールブロック１０２のＤＭＡアドレスカウント／デ
ーテーラメントとＦＩＦＯ／ＲＡＭ１０３の間は専用の
１６ビツトのデータバスで接続されている。またＤＭＡ
コントロールブロック１０２のＤＭＡアドレスカウント
／デーテーラメントはＦＩＦＯ／ＲＡＭ１０３にＤＭＡ
モード信号とストローブ信号を出力する。また、ＤＭＡ
コントロールブロック１０２のＤＭＡマイクロコントロ
ールと、スモールＣＰＵブロック１０５のエグゼキュー
ションコントロールとの間では、ＤＭＡ要求 （ＤＭＡ　Ｒｅｑｕｅｓｔ　）とＤＭＡ完了（ＤＭＡ　
Ｃｏｍｐｌｅｔｅ）がやり取りされる。また、バスイン
ターフェースブロック１０１のコミュニケーションレジ
スタと、スモールＣＰＵブロック１０５のコミュニケー
ションレジスタインターフェースとの間では、１６ビツ
トのデータ（Ｄａｔａ）がやり取りされる。

第２図は第１図に示したＤＭＡコントロールブロック１
０２の基本ブロック図である。このＤＭＡコントロール
ブロック１０２は３つの基本ブロックを有する。第１の
ブロック（２０１）は、ＤＭＡ要求信号の受付、ＤＭＡ
完了信号の出力、優先順位に従ったＤＭＡチャンネルの
バーストスチール処理等のインテリジェント制御を行な
うＤＭＡ優先度判定部２０１である。第２のブロック（
２０２）は、図示しない外部メモリアドレスの生成と、
通信フレームレングスやバーストサイズ等の解釈と、２
ボ一トＲＡＭを用いたスモールＣＰＵブロック１０５と
のＤＭＡデータの受は渡しとを行なうＤＭＡデータ記憶
部２０２である。

第３のブロック（２０３）は、バスインターフェースブ
ロック１０１を通じてホストプロセッサにバス権の要求
を行ない、ＰＩＦＯＲＡＭにデータ入出力用のストロー
ブ信号を出力し、ＤＭＡのデータ転送サイクルを制御す
るＤＭＡ転送制御部２０３である。ＤＭＡ優先度判定部
２０１は、送信ＤＭＡ完了、受信ＤＭＡ完了、ＲＡＭモ
ードＤＭＡ完了等の信号をスモールＣＰＵブロック１０
５に送出すると共に、ＤＭＡデータ記憶部２０２にレジ
スタ間データ転送制御信号を送出するＤＭＡファームウ
ェアＲＯＭ／命令命令デク−７部２４　（ＤＭＡ　Ｆｉ
ｒｍｗａｒｅ　ＲＯＭ　＆　Ｉｎ５ｔｒｕｃｔｉｏｎ　
Ｄｅｃｏ−ｄｅｒ　）と、スモールＣＰＵブロック１０
５から送１ 信ＤＭＡ要求、受信ＤＭＡ要求、ＲＡＭモードＤＭＡ要
求及びリード／ライト（ＲＤ／　ＷＲ）の各信号を受は
付けるＤＭＡ要求受付レジスタ２０５と、スモールＣＰ
Ｕブロック１０５から送信Ｆ■ＦＯ−ＴＨ（送信Ｆ　Ｉ
　ＦＯ−ＴＨＲＥＳＨＯＬＤ）、受信Ｆ　Ｉ　ＦＯ−Ｔ
Ｈ（受信Ｆ　Ｉ　ＦＯ−ＴＨＲＥＳＨＯＬＤ）　、受信
ＦＩＦＯ−空、及び受信完了等の信号を受は付けるＤＭ
Ａ条件判定回路２０６とを有する。ＤＭＡデータ記憶部
２０２は、通信フレームアドレスカウンタと、ＲＡＭデ
ータアドレスカウンタ、送信フレームレングスダウンカ
ウンタ、受信フレームレングスダウンカウンタ、ＲＡＭ
データレングスダウンダウンカウンタ、ＤＭＡバースト
サイズダウンカウンタ等のカウンタと、ＤＭＡデータ２
ポートＲＡＭ　（ＲＡＭ　Ｄａｔａ　２ｐｏｒｔ−ＲＡ
Ｍ）と、内部バスインターフェースとを有する。また、
ＤＭＡデータ記憶２０２は、バスインタフェイスブロッ
ク１０１と、２４ビツトのアドレス（Ａｄｄｒｅｓｓ　
）ラインと、１６ビツトのデータ（Ｄａｔａ）ラインで
接続される。一方、内部バス　１２− インターフェースは、５ビツトのアドレス（Ａｄｄｒｅ
ｓｓ　）ラインと１６ビツトのデータ（Ｄａｔａ）ライ
ンとで内部バスに接続される。ＤＭＡ転送制御部２０３
は、ＤＭＡモード信号とストローブ信号をＦ　Ｉ　ＦＯ
／ＲＡＭ１０３に送出するＦＩＦＯアクセス信号発生回
路と、バス要求信号（ＢＵＳＲＱ）、リード／ライト信
号（ＲＤ／ＷＲ）　、ネクストアドレス（Ｎｅｘｔ　Ａ
ｄｄｒｅｓｓ）要求、ネクストデータ（ＮｅｘｔＤａｔ
ａ）要求等の信号をバスインターフェースブロック１０
１に送出及びＤＭＡファームウェアＲＯＭ／命令デコー
ダ部２０４からＤＭＡ要求信号の受は付け、及びＤＭＡ
条件判定回路２０６にＤＭＡの完了信号の供給を行うＤ
ＭＡサイクル制御ステートマシンとを有する。なお、Ｄ
ＭＡデータ記憶部２０２からは各種カウンタで検出され
たデータレングス０信号が送出され、ＤＭＡ転送制御部
２０３のＤＭＡサイクル制御ステートマシンと、ＤＭＡ
優先度判定部２０１のＤＭＡ条件判定回路２０６とに入
力される。また、ＤＭＡ転送制御部２０３のＤＭＡサイ
クル制御ステートマシンからは、ＤＭＡデータ記憶部２
０２の各種カウンタに対するカウント信号が送出される
。

第３図は第２図のＤＭＡファームウェアＲＯＭ／命令デ
コーダ部２０４の構成を詳細に示すブロック図である。

第３図において、マルチプレクサ（ＭＰＸ）３０１は次
の番地のアドレス３１１かジャンプアドレス３１０のい
ずれかを選択して、選択アドレス３１３を送出する。マ
ルチプレクサ３０１からの選択アドレス３１３はアドレ
スレジスタ３０２にラッチされる。ファームウェアＲＯ
Ｍ　（ＰｌｒｉＷａｒｅ　ＲＯＭ）　３０３は、アドレ
スレジスタ３０２から出力されるアドレス３１４に対応
するデータ、つまり命令コード３１５を出力する。

命令ラッチレジスタ３０４は、ファームウェアＲＯＭ３
０３から出力される命令コード３１５をラッチする。ア
ドレスインクリメント（＋１）３０６は、アドレスレジ
スタ３０２から出力されるアドレス３１４をプラス１し
て、次の番地のアドレス３１１を生成する。命令デコー
ダ３０５は、命令ラッチレジスタ３０４から出力される
命令コード３１６をデコードして、フラグのセット／リ
セット、レジスタ間のブタ−転送、ジャンプ条件検出等
の制御信号３１７を出力する。制御信号３１７からのジ
ャンプ命令に基づいてジャンプ条件が成立した場合に入
力されるジャンプ（ＪＬＩＭＰ）信号３０８は、ＭＰＸ
３０１にジャンプアドレス３１０を選択させると共にレ
ジスタ３０７によってクロック（ＣＬＫ　）の１クロッ
ク間ラッチされ、命令デコードイネーブル信号３０９と
して１クロック間だけ命令デコーダ３０５に与えられ、
命令デコーダ３０５が出力する制御信号３１７を無効と
する。

なお、命令ラッチレジスタ３０４から出力される命令コ
ード３１６のうちの一部は、ジャンプアドレス３１０と
してマルチプレクサ３０１に与えられる。また、アドレ
スレジスタ３０２及び命令ラッチレジスタ３０４はリセ
ット信号（ＲＥＳＥＴ）によってリセットされる。

第４図は、第３図のＤＭＡファームウェアＲＯＭ／命令
デコーダ部の動作タイミングチャー５− トである。第４図（Ａ）はクロック、（Ｂ）はアドレス
レジスタ３０２から出力されるアドレス３１４、（Ｃ）
はアドレス３１４を受けたファームウェアＲＯＭ３０３
から出力される命令コード３１５、（Ｄ）は命令コード
３１５を受けた命令ラッチレジスタ３０４の出力である
命令コード３１６、（Ｅ）は命令コード３１６を受けた
命令デコーダ３０５から出力される制御信号３１７、（
Ｆ）は制御信号３１７と同様に命令デコーダ３０５から
出力されるジャンプ命令に対応してジャンプ条件が成立
した時にレジスタ３０７に入力されるジャンプ信号３０
８、（Ｇ）はレジスタ３０７から命令デコーダ３０５に
与えられる命令デコードディスイネーブル信号３０９で
ある。

マルチプレクサ３０１から出力される選択アドレス３１
３は、クロックの立ち上がりでアドレスレジスタ３０２
にラッチされ、アドレス３１４として出力され、ファー
ムウェアＲＯＭ３０３に与えられる。ファームウェアＲ
ＯＭ３０３の出力である命令コード３１５は、クロック
の立ち下がり６ で出力される。ファームウェアＲＯＭ３０３から出力さ
れた命令コード３１５は、クロックの立ち上がりで命令
ラッチレジスタ３０４にラッチされ、命令デコーダ３０
５に与えられ、その命令デコーダ３０５から制御信号３
１７やジャンプ信号３０８が出力される。

なお、命令デコーダ３０５からの制御信号３１７に基づ
くジャンプ命令によるジャンプ条件が成立した場合、ジ
ャンプ信号３０８が入力される。このジャンプ信号３０
８は、レジスタ３０７により１クロック間ラッチされ、
命令デコードイネーブル信号３０９となる。この信号３
０９は命令デコーダ３０５に与えられ、次のクロック期
間にファームウェアＲＯＭ３０３から命令ラッチレジス
タ３０４を通じて与えられる命令コード３１６（ジャン
プアドレス）のデコードを無効とする。

第５図は、第２図に示したＤＭＡ要求受付レジスタ２０
５とＤＭＡ条件判定回路２０６の詳細を示すブロック図
である。第５図に示すように、ＤＭＡ要求受付レジスタ
２０５は、送信ＤＭＡ要求受付レジスタ５０１、受信Ｄ
ＭＡ要求受付レジスタ５０２、ＲＡＭモードＤＭＡ要求
受付レジスタ５０３、リード／ライト信号ラッチレジス
タ５０４を有する。送信ＤＭＡリクエスト５１３は送信
ＤＭＡ要求受付レジスタ５０１に、受信ＤＭＡリクエス
ト５１４は受信ＤＭＡ要求受付レジスタ５０２に、ＲＡ
ＭモードＤＭＡリクエスト５４１はＲＡＭモードＤＭＡ
要求受付レジスタ５０３に、リード／ライト信号５１５
はリード／ライト信号ラッチレジスタ５０４にそれぞれ
入力される。送信ＤＭＡ要求受付レジスタ５０１、受信
ＤＭＡ要求受付レジスタ５０２、ＲＡＭモードＤＭＡ要
求受付レジスタ５０３、リード／ライト信号ラッチレジ
スタ５０４にはクロック信号ＣＬＫならびにリセット信
号５１１がそれぞれ入力されており、それぞれの出力は
、検出信号５１０が入力されるアンド回路５２４．５２
５．５２６．５２７に入力される。

また、ＤＭＡ条件判定回路２０６は、送信ＤＭＡ中断中
フラグ５０５、送信ＤＭＡ実行中フラグ５０６、送信Ｄ
ＭＡ実行中フラグ５０７、バーストサイズＤＭＡ完了フ
ラグ５０８を含む。各フラグにはリセット信号５１１と
セット信号５１２がそれぞれ入力される。また、バース
トサイズＤＭＡ完了フラグ５０８には、バーストサイズ
ＤＭＡ完了信号５２３が入力される。送信ＤＭＡ中断中
フラグ５０５、送信ＤＭＡ実行中フラグ５０６、受信Ｄ
ＭＡ実行中フラグ５０７、バーストサイズＤＭＡ完了フ
ラグ５０８の各出力は、それぞれ、検出信号５１０が入
力されるアンド回路５２８．５２９．５３０．５３８に
入力される。

また、検出信号５１０は、他のアンド回路５３１〜５３
８に入力される。アンド回路５３１には送信ＤＭＡデー
タレングス０信号５１６が、アンド回路５３２にはＲＡ
ＭモードＤＭＡデータレングス０信号５１７が、アンド
回路５３３にはバーストサイズ０信号５１８が、アンド
回路５３４には論理ゲート５４２を介して受信ＦＩＦＯ
空信号５１９と受信完了信号５２０が、アンド回路９　
− ５３５には論理ゲート５４３．５４４を介して受信ＦＩ
ＦＯ空信号５１９と受信完了信号５２０と受信ＦＩＦＯ
スレッシュホールド信号５２１が、アンド回路５３６に
はセット信号５１２が、アンド回路５３７には送信ＦＩ
ＦＯスレッシュホールド信号５２２がそれぞれ入力され
る。アンド回路５２４〜５３８の各出力信号はオア回路
５４５に入力される。このオア回路５４５から、ジャン
プ信号５０９が送出される。

この第５図において、送信ＤＭＡ要求受付レジスタ５０
１、受信ＤＭＡ要求受付レジスタ５０２、ＲＡＭモード
ＤＭＡ要求受付レジスタ５０３、リード／ライト信号ラ
ッチレジスタ５０４は、各種のＤＭＡ要求信号、つまり
送信ＤＭＡリクエスト５１３、受信ＤＭＡリクエスト５
１４、ＲＡＭモードＤＭＡリクエスト５４１、及びリー
ド／ライト信号５１５によってそれぞれセットされ、Ｄ
ＭＡの実行完了後にファームウェアに基づくリセット信
号５１１によってリセットされる。また、送信ＤＭＡ中
断中フラグ５０５は、チャンネルを　２０− 共有している受信ＤＭＡを実行する時に、送信ＤＭＡを
中断してファームウェアに基づくセット信号５１２によ
ってセットされるものである。このフラグ５０５は、デ
ータの退避や再設定の目的で用いられ、送信ＤＭＡの再
開時にリセット信号５１１によりリセットされる。送信
ＤＭＡ実行中のフラグ５０６は、また受信ＤＭＡ実行中
のフラグ５０７は、それぞれ、送受信ＤＭＡの実行前に
ファームウェアに基づくセット信号５１２によりセット
される。これらのフラグ５０６．５０７は、送受信ＤＭ
Ａを中断し、ＲＡＭモードＤＭＡを優先的に実行した後
で再び中断点から送受信ＤＭＡを実行する目的で用いら
れる。これらのフラグ５０６．５０７は、送受信ＤＭＡ
の完了時に、ファームウェアに基づくリセット信号５１
１でリセットされる。バーストサイズＤＭＡ完了フラグ
５０８は、バーストサイズＤＭＡ完了時にバーストサイ
ズＤＭＡ完了信号５２３によってセットされるもので、
ファームウェア検出後にリセット信号５１１によりリセ
ットされる。符号５０１〜５０８で示したレジスタやフ
ラグ並びに符号５１６〜５２２で示した条件信号は、そ
れぞれ、ファームウェアのマイクロ命令に基づく検出信
号５１０との論理を取られ、更にオア回路５４５でまと
められてジャンプ信号５０９とされる。このジャンプ信
号５０９に基づいてＤＭＡ実行が制御される。

第６図は、第１図のＤＭＡコントロールブロックにＤＭ
Ａ要求が重複して発生した場合に、ＤＭＡチャンネルの
バーストチール処理を行なう場合に使用する、Ｆ　Ｉ　
ＦＯ／ＲＡＭから出力される送信／受信ＦＩＦＯスレッ
シュホールド信号について、ＦＩＦＯの図を用いて示す
説明図である。

第６図（Ａ）は、送信ＦＩＦＯのスレッシュホールド値
を、同図（Ｂ）は受信ＦＩＦＯのスレッシュホールド値
をそれぞれ示すものである。

ＦＩＦＯはいずれも１６ビツト×２５６ワードの領域を
有している。この例では、ＤＭＡのバーストサイズ（Ｂ
ｕｒｓｔ　５ｉｚｅ）として３２バイト（Ｂｙｔｅ）を
設定した場合を例示している。このバーストサイズは、
ＦＩＦＯのスレッシュホールド値を決める重要な値であ
り、ホストプロセッサがＤＭＡを使ってＲＡＭに書き込
み、これをスモールＣＰＵブロック１０５が読みＤＭＡ
とＦＩＦＯに書きこむ、外部から設定可能な値である。

先ず、送信ＦＩＦＯのスレッシュホールド値について説
明する。送信の場合、特にＤＭＡコントロールブロック
１０２のアンダーランによって、Ｆ　Ｉ　ＦＯ／ＲＡＭ
１０３の送信ＦＩＦＯを空にしてはならない。従って、
スレッシュホールド値は、１２８Ｂｙｔｅ　（ＦＩＦＯ
容量）　−３２Ｂｙｔｅ　（バースト値）　−９６Ｂｙ
ｔｅ　（スレッシュホールド値）となる。

次に、受信ＦＩＦＯのスレッシュホールド値について説
明する。受信の場合は、ＤＭＡコントロールブロック１
０２のアンダーランによって、ＦＩＦＯ／ＲＡＭ１０３
の受信ＦＩＦＯが満杯にならないようにしなくてはなら
ない。従って、スレッシュホールド値は ３２Ｂｙｔｅ（バースト値） 　２３− −３２Ｂｙｔｅ　（スレッシュホールド値）となる。

ちなみに、ＤＭＡコントロールブロック１０２は、通信
データの書き消しゃ空データの転送が生じないようにす
るため、スレッシュホールド信号がオンの時にだけバー
ストサイズＤＭＡ転送を実行する。

第１表は、第１図のＤＭＡコントロールブロックが持つ
３つのチャンネル、受信ＤＭＡ、送信ＤＭＡＳＲＡＭモ
ードＤＭＡの優先度を示す表である。ちなみに、表に示
した優先度は固定である。

４− いずれのチャンネルのＤＭＡも実行していない時に、複
数の要求が同時に発生した場合は、チャンネルの優先度
に従って要求を受は付ける。一方、いずれかのチャンネ
ルの実行中に要求が重なって生じた場合は、ＤＭＡ開始
後に他のチャンネルを優先的に実行する条件に従って実
行する。チャンネルを切り替えるタイミングはバースト
サイズＤＭＡの実行終了時である。

第８図は、第１表に示した表に基づいて、重なって生じ
たＤＭＡ要求を処理した場合のＤＭＡ実行タイミングチ
ャートである。

時点Ｔ■は、最初に送信ＤＭＡリクエスト信号を受は付
け、１回目のバーストサイズｆ）ＭＡが終了した時点で
ある。その時、送信ＦＩＦＯスレッシュホールド信号（
Ｃ）はオン（ハイ）であり、送信データのＤＭＡ転送を
実行しなければならない状態にある。しかし、受信ＤＭ
Ａリクエスト信号（Ｄ）が来ているので、送信ＤＭＡチ
ャンネルを中断して受信ＤＭＡリクエストを受は付け、
バーストサイズ受信ＤＭＡを実行する。

一方、時点Ｔ■は、受信ＤＭＡ実行中ＲＡＭモードＤＭ
Ａリクエストが来ているが、受信ＦＩＦＯスレッシュホ
ールド信号がオン（ハイ）になっているので要求を受は
付けていない。

次に、時点Ｔ■は、２回目のバーストサイズ受信ＤＭＡ
が終了した時点である。その時の受信ＦＩＦＯスレッシ
ュホールド信号はオフ（ロウ）である。受信ＤＭＡチャ
ンネルを中断してＲＡＭモードＤＭＡリクエストを受は
付は実行している。

時点Ｔ■は、時点Ｔ■で受は付けたＲＡＭモードＤＭＡ
が終了した時点である。ここでは中断していた受信ＤＭ
Ａを再び実行している。

時点Ｔ■は、時点Ｔ■で受は付けた受信ＤＭＡが終了し
た時点であり、中断していた送信ＤＭＡを再び実行して
いる。

時点Ｔ■は、全てのＤＭＡチャンネルの実行が終了した
状態にある。

第９図は、第６図に示したＤＭＡ実行タイミングチャー
トのシーケンスをコントロールするＤＭＡコントロール
ファームウェアの基本状態遷移図を、従来の場合との比
較において示している。

同図（Ａ）は従来における状態遷移を示し、（Ｂ）は本
実施例における状態遷移を示す。

先ず、第９図（Ａ）を参照して従来における状態遷移を
説明する。

状態ＳＯＩでＤＭＡチャンネルの要求を受は付け、要求
があるまでこの状態を続ける。そして、ＤＭＡ要求があ
った場合、状態ＳＯ９に移行し、ＤＭＡの開始条件の検
出を行なう。例えば、受信ＤＭＡ要求の受信ＦＩＦＯス
レッシュホールド信号がオンである等が条件となる。そ
して、パース　２７− トサイズＤＭＡ終了時に、受信ＦＩＦＯスレッシュホー
ルド信号がオフ（Ｌ）ならば、状態ＳＯ９のままで条件
まちを行なう。状態ＳＯ９でＤＭＡ開始条件が整った場
合、ＤＭＡ実行許可により状態ＳＯ３に遷移する。状態
ＳＯ３ではＤＭＡ転送を実行するためのデータを設定す
る。例えば、外部メモリファーストアドレスやデータレ
ングス等のＤＭＡデータを設定する。次に、ＤＭＡ開始
要求により状態ＳＯ４に遷移してバーストサイズのＤＭ
Ａを実行する。状態ＳＯ４におけるバーストサイズのＤ
ＭＡが完了すると、状態４は状態ＳＯ６に遷移して、Ｄ
ＭＡ実行完了判定を行なう。

ここでＤＭＡ未完了でありバーストサイズＤＭＡを再実
行する必要がある場合は、状態ＳＯ９に遷移したＤＭＡ
を再実行させる。一方、ＤＭＡが完了した場合は状態Ｓ
Ｏ７に遷移してＤＭＡ完了処理を行なう。この完了処理
が終了するとＤＭＡ完了処理終了として状態Ｓｏｌに戻
る。

以上のように、従来の場合１つのチャンネルのＤＭＡが
終了するまでは他のチャンネルの要求を　２８ 受は付けないようになっている。

これに対して、本実施例では１つのチャンネルのＤＭＡ
の実行中にも優先度の高いＤＭＡチャンネルの要求があ
れば、その要求をバーストサイズＤＭＡの完了時に受は
付ける。即ち、本実施例の状態遷移について第９図（Ｂ
）を参照して詳細に説明する。第９図（Ｂ）において、
同図（Ａ）と同じ状態には同図（Ａ）と同一の符号を付
している。

最初の状態Ｓ０１では、第１表のＤＭＡチャンネルの優
先皮表に基づいてＤＭＡチャンネルの要求を受は付ける
。要求があった場合、状態ＳＯ２に移行し、ＤＭＡの開
始条件の検出を行なう。例えば、受信ＤＭＡ要求の受信
ＦＩＦＯスレッシュホールド信号がオンである等が条件
となる。そして、バーストサイズＤＭＡ終了時に、受信
ＦＩＦＯスレッシュホールド信号がオフ（Ｌ）ならば状
態Ｓ０１に戻って他のチャンネルの要求チエツクを行な
う。状態ＳＯ２でＤＭＡ開始条件が整った場合、ＤＭＡ
実行許可により状態ＳＯ３に遷移する。状態ＳＯ３では
、ＤＭＡ転送を実行するためのデータを設定する。例え
ば、第１図のスモールＣＰＵブロック１０５から２ポ一
トＲＡＭに受けた外部メモリファーストアドレスやデー
タレングス等のＤＭＡデータをそれぞれの専用カウンタ
に設定する。また、ＤＭＡチャンネル同士でアドレスカ
ウンタ等を共有しているところにおいては、実行が中断
された時に再開までの間データを２ボ一トＲＡＭに退避
させる処理を行なう。通常のＤＭＡ実行チャンネルの場
合は、ＤＭＡ開始要求により状態ＳＯ４に遷移して、バ
ーストサイズのＤＭＡを実行する。これに対して、ＤＭ
Ａ優先チャンネルの場合は、優先チャンネルＤＭＡ開始
要求により、状態ＳＯ５に遷移して、バーストサイズの
ＤＭＡを実行する。状態ＳＯ４、状態ＳＯ５におけるバ
ーストサイズのＤＭＡが完了すると、状態ＳＯ６に遷移
して、ＤＭＡ実行完了判定を行なう。ここでＤＭＡ未完
了でありバーストサイズＤＭＡを再実行する必要がある
場合は、状態ＳＯＩに遷移してＤＭＡを再実行させる。

ＤＭＡが完了した場合は、状態ＳＯ７に遷移して、ＤＭ
Ａ完了処理を行なう。この完了処理が終了すると中断チ
ャンネルのＤＭＡを再開させるべく状態Ｓ０１に戻る。

第７図は本実施例のファームウェアを使って重なって発
生したＤＭＡ要求を処理した場合のＤＭＡパーフォ−マ
ンスゲラフである。ちなみに、ＤＭＡチャンネルの優先
度は第１表のＤＭＡチャンネルの優先皮表に基づいてい
る。

第７図（Ａ）は、送信ＦＩＦＯのバーストサイズが６４
バイトの場合の、送信のパーフォ−マンスゲラフである
。最初に送信ＤＭＡの要求を受は付け、１回目のバース
トサイズＤＭＡを終了した０時点で受信ＤＭＡの要求を
受は付けている。受信ＤＭＡを実行している間は送信は
行なわれていないので、送信ＦＩＦＯのデータ量は変化
しない。

３回目のバーストサイズＤＭＡを終了し、送信ＦＩＦＯ
スレッシュホールド信号がオフになった０時点で、ＲＡ
ＭモードＤＭＡ要求を優先的に受は付けている。しかし
、データレングスが最大で３１ ３２バイトと条件が付いているため、送信ＦＩＦＯのデ
ータ量が空になったり、このために通信データが途切れ
るいった不都合の発生はない。

同図（Ｂ）は、受信ＦＩＦＯのバーストサイズが６４バ
イトの場合の、受信のバーファーマンスゲラフである。

最初に受信のＤＭＡの要求を受は付けて、１回目のバー
ストサイズＤＭＡが終了し、受信ＦＩＦＯスレッシュホ
ールド信号がオフになった０時点で、ＲＡＭモードＤＭ
Ａ要求を優先的に受は付けている。しかし、データレン
グスが最大で３２バイトと条件が付いているために、受
信ＦＩＦＯのデータが満杯になって通信データが書き消
される等の不都合の発生の心配はない。

以上のように、優先度判定機能を持った通信用ＤＭＡコ
ントローラでは、最初に受は付けていたＤＭＡ要求が続
いていても、予め設定された１回のバーストサイズ分の
ＤＭＡ転送が終る毎に、それ以外の要求をチエツクし、
予め付けた優先順位に基づいて最高の優先度を持ったＤ
ＭＡチャンネルに切り替えて、ＤＭＡを実行する。例え
ば、送　３２− 信ＤＭＡ開始直後に受信ＤＭＡ要求があった場合でも、
受信ＤＭＡの優先度が受信ＤＭＡの優先度よりも高いと
きには、受信ＤＭＡを優先させる。

このため、受信に失敗して、相手局に再送信をさせる等
の時間的なロスを低減することができる。

また、優先度の高いチャンネルのＤＭＡの終了後には、
中断したチャンネルのＤＭＡが先の中断点から再実行さ
れる。このため、中断したＤＭＡを最初から再開させる
のに比較して非常に効率が良い。

また、バーストサイズをホストプロセッサから設定でき
る可変値としたので、この値を適宜調整することにより
、ホストシステムとのバス権獲得時間を最適な時間に調
整することができる。

〔発明の効果〕

以上述べたように、本発明によれば、ＤＭＡ転送を予め
定められたバーストサイズ単位で実行しながら、優先度
の高いＤＭＡチャンネルの要求を確認し、優先度の高い
チャンネルからのＤＭＡ要求があった場合にはこれに切
り替えるようにしたので、待ち時間や再送時間等のロス
時間をなくし、通信効率を高めることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の基本ブロック図、第２図は
第１図中のＤＭＡコントロールブロックの基本ブロック
図、第３図は第２図中のＤＭＡ優先度判定部とＤＭＡフ
ァームウェアＲＯＭ／命令デコーダ部の詳細例を示すブ
ロック図、第４図は第３図中のＤＭＡファームウェアＲ
ＯＭ／命令デコーダ部の動作タイミングチャート、第５
図は第２図中のＤＭＡ要求受付レジスタとＤＭＡ条件判
定回路の詳細例を示すブロック図、第６図は第１図中の
ＤＭＡコントロールブロックにＤＭＡ要求が重複して発
生した場合にＤＭＡチャンネルのバーストチール処理を
行なう場合に使用するＦ　Ｉ　ＦＯ／ＲＡＭからの送信
／受信ＦＩＦＯスレッシュホールド信号についてＦＩＦ
Ｏの構成に基づいて示す説明図、第７図は本実施例のフ
ァームウェアを使って重なって発生したＤＭＡ要求を処
理した場合のＤＭＡパーフォ−マンスゲラフ、第８図は
第１表に基づいて重なって生じたＤＭＡ要求を処理した
場合のＤＭＡ実行タイミングチャート、第９図は第６図
に示したＤＭＡ実行タイミングチャートのシーケンスを
コントロールするＤＭＡコントロールファームウェアの
基本状態遷移図である。 １０１・・・バスインターフェースブロック、１０２・
・・ＤＭＡコントロールブロック、１０３・・・Ｆ　Ｉ
　ＦＯ／ＲＡＭ、１０４・・・ネットワークインターフ
ェースブロック、ｌＯ５・・・スモールＣＰＵブロック
、２０１・・・ＤＭＡ優先度判定部、２０２・・・ＤＭ
Ａデータ記憶部、２０３・・・ＤＭＡ転送制御部、２０
４・・・ＤＭＡファームウェアＲＯＭ／命令デコーダ部
、２０５・・・ＤＭＡ要求受付レジスタ、２０６・・・
ＤＭＡ条件判定回路、３０１・・・マルチプレクサ、３
０２・・・アドレスレジスタ、３０３・・・ファームウ
ェアＲＯＭ、３０４・・・命令ラッチレジスタ、３０５
・・・命令デコーダ、３０６・・・アドレスインクリメ
ント、３０７・・・レジスタ、５０１・・・送信　３５
− ＤＭＡ要求受付レジスタ、５０２・・・受信ＤＭＡ要求
受付レジスタ、５０３・・・ＲＡＭモードＤＭＡ要求受
付レジスタ、５０４・・・リード／ライト信号ラッチレ
ジスタ、５０５・・・送信ＤＭＡ中断中フラグ、５０６
・・・送信ＤＭＡ実行中フラグ、５０７・・・受信ＤＭ
Ａ実行中フラグ、５０８・・・バーストサイズＤＭＡ完
了フラグ。 −３６〜

Claims (1)

1. 【特許請求の範囲】 １、メモリとメモリとの間に位置してそれらのメモリ間
   のデータ転送をＤＭＡ転送によって行わせる通信用ＤＭ
   Ａコントローラであって、複数のチャンネルを有し、各
   チャンネルは前記データ転送に際して使用されるＦＩＦ
   Ｏをそれぞれ有し、チャンネルの切り換えにより、ある
   メモリから他のメモリへデータ転送させ、他のメモリか
   らあるメモリへデータ転送させる通信用ＤＭＡコントロ
   ーラにおいて、 最も優先度の高いＤＭＡ要求に基づいて、予め定めたバ
   ーストサイズのデータを転送する転送手段と、 前記転送手段による上記転送が１回終了する毎に、ＤＭ
   Ａ要求の有効なものについて優先度を判定する優先度判
   定手段と、 前記優先度判定手段によって最も優先度が高いとされた
   ＤＭＡ要求に応じて、前記チャンネルを切換えるチャン
   ネル切換手段と、 を備えることを特徴とする優先度判定機能を有する通信
   用ＤＭＡコントローラ。 ２、前記データ転送に当っての前記ＦＩＦＯへのデータ
   蓄積時間中に、自己が専有するワーキングメモリについ
   てのＤＭＡ要求を実行させるＤＭＡ実行手段を有するこ
   とを特徴とする請求項１記載の通信用ＤＭＡコントロー
   ラ。