JPH03141443A - データ格納方法及びマルチ・ウェイ・セット・アソシアチブ・キャッシュ記憶装置 - Google Patents

データ格納方法及びマルチ・ウェイ・セット・アソシアチブ・キャッシュ記憶装置

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JPH03141443A
JPH03141443A JP2191867A JP19186790A JPH03141443A JP H03141443 A JPH03141443 A JP H03141443A JP 2191867 A JP2191867 A JP 2191867A JP 19186790 A JP19186790 A JP 19186790A JP H03141443 A JPH03141443 A JP H03141443A
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John F Shelton
ジョン・エフ・シェルトン
Richard J Carter
リチャード・ジェイ・カーター
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、マルチ・ウェイ・セット・アソシアチブ・キ
ャッシュ記憶装置（ｍｕｌｔｉ−ｗａｙ　ｓｅｔ　−ａ
ｓｓｏｃｉａｔｉｖｅ　ｃａｃｈｅ　ｍｅｍｏｒｙ：Ｍ
ＷＳＡＣＭ）を利用するコンビエータ・システムに関す
るものであり、ＭＷＳＡＣＭが高速多重語アクセスを行
うものに関する。
〔従来技術とその問題点〕
最新式のコンビエータ・システムはほとんど主記憶装置
と中央処理装置（ＣＰＵ　）を備えている。
ＣＰＵが命令およびオペランドを解読し且つ実行するこ
とができる速さは、命令およびオペランドを主記憶装置
からＣＰＵに転送することができる速さに−よって決ま
る。ＣＰＵが命令およびオペランドを主記憶装置から得
るのに必要な時間を減らそうとして、コンピュータ・シ
ステムの多くはＣＰＵと主記憶装置との間にキャッシュ
記憶装置を設けている。
キャッシュ記憶装置は、主記憶装置の内容の内、近い将
来ＣＰＵによシ使用されると信ぜられる部分を一時的に
保持するのに使用される小形の高速バッファ記憶装置で
ある。キャッシュ記憶装置の主な目的は、データまたは
命令の取出しについて、記憶装置へのアクセスを行うの
に必要な時間を短縮することである。キャッシュ記憶装
置に入っている情報は主記憶装置に入っている情報より
はるかに少い時間でアクセスすることができる。したが
って、キャッジ−記憶装置付きＣＰＵは、取出すべきま
たは格納すべき命令またはオペランドな待つのに必要な
時間ははるかに少くて済む。
キャッシュ記憶装置はデータの一つ以上の語から成る多
数のブロック（ラインとも言う）から構成されている。
各ブロックはそれと関連して、それが主記憶装置のどの
ブロックのコピーであるかをプ義的に識別するアドレス
・タグを備えている。
処理装置が記憶装置を参照するごとに、アドレス・タグ
の比較を行って所要データのコピーがキャッシュに入っ
ているか確かめる。所要の記憶ブロックがキャッシュに
存在しなければ、そのブロックが主記憶装置から検索さ
れ、キャッシュに格納され、処理装置に供給される。
データを主記憶装置から検索するのにキャッジ−を使用
する他に、ＣＰＵはデータを主記憶装置に直接書込む代
シにキャッシュに書込むこともできる。ＣＰＵがデータ
を記憶装置に書込みたいときは、キャッシュはアドレス
・タグの比較を行ってデータを書込むべきデータ・ブロ
ックがキャッシュに存在するか確認する。データ・ブロ
ックがキャッシュ内に存在すれば、データをキャソシュ
内のデータ・ブロックに書込み、そのデータ・フロック
に対してデータ「汚れピット」を設定する。
汚れビットはデータ・ブロック内のデータが修正されて
しまっていること、したがってデータ・ブロックをキャ
ッシュから削除する前に修正されたデータを主記憶装置
に書き戻さなければならないことを示す。データを書込
むべきデータ・ブロックがキャッシュ内に存在しなけれ
ば、データ・ブロックをキャッシュに取出すが、または
データを主記憶装置に直接書込むかしなければならない
。
ＭＷＳＡＣＭでは一つの指標（インデックス）を使用し
て複数のデータ等速呼出記憶装置（Ｒａｎｄｏｍ　Ａｃ
ｃｅｓｓ　Ｍｅｍｏｒｙ　：　ＲＡＭ　）に同時にアク
セスする。データＲＡＭは一つ以上のＲＡＭ集積回路に
よシ実現することができる。セットは一つのキャッシュ
指標によシアドレスされるすべてのラインの集まシであ
る。一つのキャッシュ指標によシアドレスされるデータ
ＲＡＭの数はキャッシュのウェイ数を示す。たとえば、
キャッシュで一つのキャッシュ指標を使用して二つのデ
ータＲＡＭからのデータにアクセスする場合には、キャ
ッシュは２ウェイ・セット・アソシアチブ・キャッシュ
記憶装置（２ウ工イＳＡＣＭ）である。
同様に、キャッシュで−りのキャッシュ指標を使用して
四つのデータＲＡＭからのデータにアクセスする場合に
は、キャッシュは４ウ工イ８ＡＣＭである。
多ウェイ・アクセスを行うときは、各データＲＡＭにつ
いてタグ比較を行う。タグ比較によシ所要データ・ブロ
ックが特定のデータＲＡＭに存在することが示されれば
、動作はその特定のデータＲＡＭからのデータを用いて
行われる。
典型的には、キャッシュに対しては一度に一語のアクセ
スができる。しかし、多数のシステムは、多重語で、た
とえば、浮動小数点演算機能で行う機能を実施する。た
とえば、二語値（ｔｗｏ　−ｗｏｒｄｙ３１ｕｅ　）　
　にアクセスするためには、典型的なキャッシュでは２
回のキャッシュ記憶装置アクセスを行う必要がある。二
語値の単一サイクルのキャッジ−記憶装置アクセスを考
えるために、従来技術のシステムの幾つかは出力の大き
さを、したがって実施にあたり使用するＲＡＭ集積回路
の数を２倍にしている。しかし、これではキャッシュ記
憶装置のハードウェアの価格がかなシ高くなる。
〔発明の目的〕
従って本発明の目的はハードウェアの価格上昇を少なく
した効率的キャッシュ記憶装置を提供することにある。
〔発明の概要〕
本発明の好適実施例によれば、ＭＷＳＡＣＭが提供され
る。ＭＷＳＡＣＭ　　はデータをデータＲＡＭと称する
複数のＲＡＭに格納する。データＲＡＭは多数のＲＡＭ
集積回路を備えることができる。
ＭＷＳＡＣＭ内のデータはシステム記憶装置に対しデー
タ・ラインとして出し入れされる。データ・ラインはシ
ステム主記憶装置内の連続してアドレス可能なデータ語
である。キャッシュ記憶装置の内部ではデータはデータ
・ラインの集合として格納される。集合あたりのライン
数はキャッシュのウェイ数によシ決まる。セットは一つ
のキャッシュ指標によりアドレスされるすべてのライン
の集まりである。
ＭＷＳＡＣＭ　　内部のデータは、単一語としてまたは
ＭＷＣＡＣＭ　　に特有の長さの多重語として、たとえ
ば２倍語または４倍語として、アドレスすることができ
る。データの各ライン内の語にはＯからラインあたシの
語の数よシ１少い数までの語位置がある。セクトでは、
データの対応する語は、セット内の各ラインの内部にあ
る、そのそれぞれのライン内の同じ語位置を有するもの
である。
複数のＲＡＭの内部で、データは各データ・ラインの対
応する語が異なるＲＡＭに置かれるように配置される。
更に、各多重語からの各語が異なるＲＡＭに配置される
。単一語アクセスの場合には、−語が複数のＲＡＭの一
つからアクセスされる。多重語アクセスの場合には、複
数のＲＡＭの各々から一語がアクセスされる。
く好適実施例の説明〉 第６図で、処理装置１は主記憶装置３に格納されている
データを利用している。処理装置１が主記憶装置３から
のデータにアクセスする速さを増すために、キャッシュ
２を使用している。キャッシュ２は本発明の好適実施例
によれば単一キャッシュ・アクセス・サイクルでデータ
を書込むことができるキャッシュである。
第２図に、キャッシュ２を示しである。キャッシュ２は
、タグＲＡＭ４１、タグＲＡＭ４２、データＲＡＭ４３
、データＲＡＭ４４、比較器４９、比較器５０、ゲート
６４、ゲート６５、マルチプレクサ６３、および論理的
ｒｏＲＪゲート６０を備えているＭＷＳＡＣＭである。
処理装置１がデータをキャッシュ２から読出したいとき
は、処理装置１は読出すべきデータの読取アドレスを線
１１に設置する。アドレスの典型的な構成を第３図に示
す。アドレス１５０は、たとえば、３２ビツトから構成
される。ビット０〜２０はアドレス・タグ１５１として
使用される。ビット２１〜２５はキャッシュ指標１５２
として使用される。ピント２６〜２９はライン・オフセ
ット１５３として使用される。ビット３０および３１は
バイト・オフセット１５４として使用される。
データＲＡＭ４３およびデータＲＡＭ４４の内部で、デ
ータは、たとえば、１６語ラインとして格納されている
。データＲＡＭ４３およびデータＲＡＭ４４は各々全部
で、たとえば、３２ラインのデータを保持している。デ
ータＲＡＭ４３およびデータＲＡＭ４４の内部の各デー
タ・ラインはキャッシュ指標１５２を使用してアドレス
される。
データＲＡＭ４３に格納されている各データ・ラインに
対して、アドレス・タグがタグＲＡＭ４１に格納されて
いる。データＲＡＭ４４に格納されている各データ・ラ
インに対して、アドレス・タグがタグＲＡＭ４２に格納
されている。タグＲＡＭ４１およびタグＲＡＭ４２のア
ドレス・タグにアドレスするのに、およびデータＲＡＭ
４３およびデータＲＡＭ４４の関連データ・ラインにア
ドレスするのに、同じキャッシュ指標が同時に使用され
る。
読取アドレスのキャッシュ指標部は、タグＲＡＭ４１か
らデータＲＡＭ４３のキャンシュ指標により指定された
位置にある現在のデータ・ラインのアドレス・タグにア
クセスするのに使用される。
タグＲＡＭ４１はアドレス・タグを線４７に載せる。比
較器４９はタグＲＡＭ４１からのアドレス・タグと読取
アドレスのアドレス・タグとを比較する。これらが等し
げれば、比較器４９は線６１に有効信号を発生する。有
効信号はマルチプレクサ６３、論理的ＯＲゲー１−６０
、およびゲート６４に送られる。しかし、キャッシュ読
取サイクル中、ゲート６４の入力６６に加わる制御信号
がゲート６４を無効にするので、線６１に載っている有
効信号はデータＲＡＭ４３の書込み可能入力線７１へ到
達することはできない。
タグＲＡＭ４１からのアドレス・タグのアクセスと同時
に、読取アドレスのキャッシュ指標部およびライン・オ
フセント部を使用してデータＲＡＭ４３の中にあるデー
タ語にアクセスする。このデータ語はデータＲＡＭの出
力線６８に載せられる。有効信号が線６１に載ると、マ
ルチプレクサ６３がデータ出力６８を線１２に接続する
。線１２にあるデータ語は処理装置１に戻される。タグ
ＲＡＭ４１からのアドレス・タグおよび読取アドレスの
アドレス・タグが等しくなければ、無効信号が比較器４
９により線６１に載せられ、ミスがタグＲＡＭ４１に生
じたことを表わす。
同時にキャッシュ指標はタグＲＡＭ４１およびデータＲ
ＡＭ４３によシ使用されておシ、キャッシュ指標はタグ
ＲＡＭ４２およびデータＲＡＭ４４によっても使用され
る。読取アドレスのキャッシュ指標部は、タグＲＡＭ４
２からデータＲＡＭ４４のキャッシュ指標により指定さ
れた位置にある現在のデータ・ラインのアドレス・タグ
にアクセスするのに使用される。タグＲＡＭ４２はアド
レス・タグを線４８に載せる。比較器５０はタグＲＡＭ
４２からのアドレス・タグと読取アドレスのアドレス・
タグとを比較する。これらが等しければ、比較器５０は
有効信号を線６２に発生する。有効信号はマルチプレク
サ６３、論理的ＯＲゲート６０、およびゲート６５に送
られる。しかし、キャッシュ読取サイクル中ゲート６５
の入力６７に加わる制御信号がゲート６５を無効にする
ので、線６２に載っている有効信号はデータＲＡＭ４３
の書込み有効式カフ２に到達することができない。
タグＲＡＭ４２からのアドレス・タグのアクセスと同時
に、読取アドレスのキャッシュ指標部およびライン・オ
フセット部を使用してデータＲＡＭ４４の中にあるデー
タ語にアクセスする。このデータ語はデータＲＡＭ出力
６９に載せられる。有効信号が線６２に載ると、マルチ
プレクサ６３はデータ出力６９を線１２に接続する。線
１２にあるデータ語は処理装置ＩＫ戻される。タグＲＡ
Ｍ４２からのアドレス・タグと読取アドレスのアドレス
・タグとが等しくなければ、無効信号が比較器５０によ
シ線６２に設置され、ミスがタグＲＡＭ４２に生じたこ
とを知らせる。
比較器４９および比較器５０が共に無効信号を発生する
と、キャッシュのミスが存在する。そのときは読取アド
レスによシアドレスされた語を含んでいるデータ・ライ
ンを主記憶装置３から取出し、データＲＡＭ４３かまた
はデータＲＡＭ４４に格納する。取出されたデータ・ラ
インのアドレス・タグは同時にそれぞれタグＲＡＭ４１
またはタグＲＡＭ４２に格納される。
処理装置１がデータをキャッシュ２に書込みたいときは
、処理装置１は書込むべきデータの書込みアドレスを線
１１に設置する。処理装置１はまた書込むべきデータを
線１０に載せる。書込みアドレスのキャッシュ指標部を
使用してタグＲＡＭ４１からデータＲＡＭ４３のキャッ
ジ−指標によシ指定された位置にある現在のデータ・ラ
インのアドレス・タグにアクセスする。タグＲＡＭ４１
はアドレス・タグを線４７に載せる。比較器４９はタグ
ＲＡＭ４１からのアドレス・タグと書込みアドレスのア
ドレス・タグとを比較する。これらが等しければ、比較
器４９は有効信号を線６１に発生する。有効信号はゲー
ト６４に送られる。キャッシュ書込サイクル中、ゲート
６４の入力６６に加わる制御信号がゲート６４を使用可
能にするので、線６１に載っている有効信号はデータＲ
ＡＭ４３の書込み有効線７１に到達することができる。
タグＲＡＭ４１からのアドレス・タグのアクセスと同時
に、書込みアドレスのキャッシュ指標部およびライン・
オフセット部を使用してデータＲＡＭ４３の記憶位置に
アドレスする。また、線１０にあるデータをデータＲＡ
Ｍ４３のデータ入力に加える。有効信号が線６１に載る
と、線１０に載っているデータ語がデータＲＡＭ４３の
アドレス・ラインのキャッシュ指標部およびライン・オ
フセット部によシ指定された記憶位置に設置される。
タグＲＡＭ４１からのアドレス・タグと書込みアドレス
のアドレス・タグが等しくなければ、無効信号が比較器
４９によＩ）ａ！６１に設置され、ミスがタグＲＡＭ４
１に生じたことを表わす。
同時にキャッシュ指標はタグＲＡＭ４１およびデータＲ
ＡＭ４３によって使用されておシ、キャッシュ指標はタ
グＲＡＭ４２およびデータＲＡＭ４４によっても使用さ
れる。書込みアドレスのキャッシュ指標部は、タグＲＡ
Ｍ４２からデータＲＡＭ４４のキャッシュ指標によシ指
定された位置にある現在のデータ・ラインのアドレス・
タグにアクセスするのに使用される。タグＲＡＭ４２は
アドレス・タグを線４８に載せる。比較器５０はタグＲ
ＡＭ４２からのアドレス・タグと書込みアドレスのアド
レス・タグとを比較する。これらが等しければ、比較器
５０は有効信号を線６２に発生する。有効信号はゲート
６５に送られる。キャッシュ書込みサイクル中ゲート６
５の入力６７に加わる制御信号がゲート６５を使用可能
にするので、線６２に載っている有効信号はデータＲＡ
Ｍ４４の書込み可能入力線７２に到達することができる
。
タグＲＡＭ４２からのアドレス・タグのアクセスと同時
に、書込みアドレスのキャッシュ指標部およびライン・
オフセット部を使用してデータＲＡＭ４４の記憶位置に
もアドレスする。また線１０のデータはデータＲＡＭ４
４のデータ入力に加えられる。有効信号が線６２に載る
と、線１ｏにあるデータ語がデータＲＡＭ４４のアドレ
ス・ラインのキャッシュ指標部およびライン・オフセン
ト部によシ指定された記憶位置に設置される。タグＲＡ
Ｍ４２からのアドレス・タグと読取アドレスのアドレス
・タグとが等しくなければ、無効信号が比較器５０によ
シ線６２に設置され、ミスがタグＲＡＭ４２に生じたこ
とを表わす。
比較器４９および比較器５０の双方がミスの発生を示す
と、書込みアドレスによシアドレスされた語を含んでい
るデータ・ラインが主記憶装置３から取出され、データ
ＲＡＭ４３かまたはデータＲＡＭ４４に格納される。取
出されたデータ・ラインに対するアドレス・タグは同時
にそれぞれタグＲＡＭ４１またはタグＲＡＭ４２に格納
される。
こうして新しい語を適切なデータＲＡＭに書込むことが
できる。
第４図はデータＲＡＭ４３およびデータＲＡＭ４４に入
っているデータの従来技術での典型的な配置を示す。デ
ータの最初のブロック（またはライン）は１６語から成
シ、その内の四つ：データＲＡＭ４３の記憶位置２０に
ある語０、データＲＡＭ４３の記憶位置２１にある語１
、データＲＡＭ４３の記憶位置２２にある語２、および
データＲＡＭ４３の記憶位置２３にある語３を示す。デ
ータの第２のブロックも１６語から成シ、その内の四つ
：データＲＡＭ４４の記憶位置３０にある語０”　デー
タＲＡＭ４４の記憶位置３１にある語１”　データＲＡ
Ｍ４４の記憶位置３２にある語２”　およびデータＲＡ
Ｍ４４の記憶位置３３にある語３”を示す。たとえば、
語Ｏおよび語１が２倍語を形成し、語２および語３が２
倍語を形成し、語０”および語ピが２倍語を形成し、語
２”および語３”が２倍語を形成していれば、各２倍語
にアクセスするのに２キヤツシユ・アクセス・サイクル
が必要になる。
データＲＡＭ４３、データＲＡＭ４４、およびマルチプ
レクサ６３を、第５図に示すように、それぞれデータＲ
ＡＭ１４３、データＲＡ　Ｍ　１４４、およびマルチプ
レクサ１６３で置き換えれば、２倍語を単一キャッシユ
・アクセス・サイクルでアクセスすることができる。デ
ータＲＡＭ１４３では、記憶位置１２０にある語０およ
び記憶位置１２１にある語１を単一キャッシュ・アクセ
ス・サイクルでマルチプレクサ１６３に送ることができ
る。同様に、記憶位置１２２にある語２および記憶位置
１２３にある語３を単一キャッシュ・アクセス・サイク
ルでマルチプレクサ１６３に送ることができる。データ
ＲＡＭ１４４では、記憶位置１３０にある。。０　およ
び記憶位置１３１にある語ビを単一キャッシュ・アクセ
ス・サイクルでマルチプレクサ１６３に送ることができ
る。同様に、記憶位置１３２にある語２“および記憶位
置１３３にある語３”を単一キャッシュ・アクセス・サ
イクルでマルチプレクサ１６３に送ることができる。し
かし、第５図に示す構成に対するハードウェアが必要な
ため、この構成は価格的に有利でない。
第１図に、データＲＡ　Ｍ　２４３およびデータＲＡＭ
２４４の中の単一語または２倍語に効率良くアクセスす
ることができる構成を示しである。データＲＡ　Ｍ　２
４３では、第１のブロック（またはライン）からの語Ｏ
が記憶位置２２０に格納されているように示してあシ、
第１のブロックからの語２が記憶位置２２２に格納され
ているように示しである。また、データＲＡ　Ｍ　２４
３では、第２のブロックからの語１”が記憶位置２２１
に格納されているように示してあり、第２のブロックか
らの語３”が記憶位置２２３に格納されているように示
しである。データＲＡ　Ｍ　２４４では、第２のブロッ
クからの語０“が記憶位置２３０に格納されているよう
に示してあシ、第２のブロックからの語２”が記憶位置
２３２に格納されているように示しである。またデータ
ＲＡ　Ｍ　２４４では、第１のブロックからの語１が記
憶位置２３１に格納されているように示してあシ、第１
のブロックからの語３が記憶位置２３３に格納されてい
るように示しである。
第７図に、第１図に示すよ５に組織されたデータＲＡＭ
２４３およびデータＲＡ　Ｍ　２４４のデータのアクセ
スができるようにするために別の論理がＭＷＳＡＣＭ２
に追加されて示されている０タグＲＡＭ４２が２倍語を
含むラインのタグ・アドレスを備えていると、２倍語の
最上位語がデータＲＡＭ２４４に存在し、２倍語の最下
位語がデータＲＡＭ２４３に入っている。逆忙、タグＲ
ＡＭ４１が２倍語のタグ・アドレスを備えていると、２
倍語エンｌ−ＩＪの最下位語がデータＲＡ　Ｍ　２４３
に入っており、２倍語エンｌ−ＩＪの最下位語がデータ
ＲＡＭ２４４に入っている。
線２０２はマルチプレクサ２０６、マルチプレクサ２０
７、マルチプレクサ２１４、およびマルチプレクサ２１
２を制御するのに使用される。単一語にアクセスすると
きは、線２０２を論理Ｏに保持する。２倍語にアクセス
するときは線２０２を論理１に保持する。
線１１にあるライン・オフセット１５３の最下位ビット
はデータＲＡ　Ｍ　２４３に送られる前にマルチプレク
サ２０６を通過する。またマルチプレクサ２０６０入力
にインバータ・ゲート２０５が設けられている。同様に
、線１１にあるライン・オフセット１５３の最下位ビッ
トはデータＲＡＭ２４４に送られる前にマルチプレクサ
２０７を通過する。またマルチプレクサ２０７０入力に
線２０１が設けられている。
線２０１は、マルチプレクサ２０７に、インバータ２０
５を介してマルチプレクサ２０６に、およびマルチプレ
クサ２１２に、入力を供給する。線２０１はマルチプレ
クサ２１１を制御するのにも使用される。
２倍語アクセスの場合、線２０１はタグＲＡＭ４１およ
びタグＲＡＭ４２の内どれがアクセスされる２倍語を備
えているか、したがって２倍語の最下位語および最下位
語がどこに存在するか、を予測するのに使用される。線
２０１が論理１に設定されていれば、タグＲＡＭ４１が
２倍語のアドレスを備えていること、および最下位語が
データＲＡＭ２４３に存在し、最下位語がデータＲＡ　
Ｍ　２４４に存在することが予測される。線２０１が論
理Ｏに設定されていれば、タグＲＡＭ４２が２倍語のア
ドレスを備えていること、および最下位語がデータＲＡ
Ｍ２４４に存在し、最下位語がデータＲＡＭ２４３に存
在することが予測される。
マルチプレクサ２６３およびマルチプレクサ２６４は各
々データＲＡＭ２４３およびデータＲＡ　Ｍ　２４４か
らの出力を受取る。インバータ２１０はデータ・マルチ
プレクサ２６３が出力２８８にマルチプレクサ２６４が
出力２０９に載置したデータを供給するデータＲＡＭと
同じデータＲＡＭからの出力を載置しないことを保証す
る。２倍語アクセスの場合、最下位語は線２０８に載せ
られ、最下位語は線２０９に載せられる。単一語アクセ
スの場合、探される語は、データＲＡ　Ｍ　２４３また
はデータＲＡ　Ｍ　２４４に存在すれば、線２０８に載
置される。
マルチプレクサ２１４からの線２１５はヒツトしたか否
かを判定するのに使用される。２倍語アクセスの場合、
マルチプレクサ２１４はマルチプレクサ２１１の出力を
選択する。単一語アクセスの場合、マルチプレクサ２１
４は論理的ＯＲゲート６０の出力１３を選択する。
単一語アクセスの場合、マルチプレクサ２１２は入力と
して排他的０Ｒ（ＸＯＲ）ゲート２１３の出力を選択す
る。ＸＯＲゲート２１３は入力として比較器５０の出力
および線１１にあるアドレスのライン・オフセットの最
下位ビットを選択する。これにより単一語アクセスの場
合正しい出力が確実に線２０８に設置される。
論理の変化を最少限にして、データを別の構成のデータ
ＲＡ　Ｍ　２４３およびデータＲＡ　Ｍ　２４４に格納
することができる。他の実施例を第８図に示す。
データＲＡＭ２４３で第１のブロックからの語０が記憶
位置２２０に格納されているように示されておシ、第１
のブロックからの語２が記憶位置２２２に格納されてい
るように示されている。またデータＲＡ　Ｍ　２４３で
第２のブロックからの語１”が記憶位置２２１に格納さ
れているように示されておシ、第２のブロックからの語
３”が記憶位置２２３に格納されているように示されて
いる。データＲＡＭ２４４で第２のブロックからの語０
”が記憶位置２３１に格納されているように示されてお
り、第２のフロックからの語２”が記憶位置２３３に格
納されているよ５に示されている。またデータＲＡＭ２
４４で第１のブロックからの語１が記憶位置２３０に格
納されているように示されておシ、第１のブロックから
の語３が記憶位置２３２に格納されているように示され
ている。データＲＡ　Ｍ　２４３およびデータＲＡ　Ｍ
　２４４の編成のこの変化を可能とするために論理イン
バータをマルチプレクサ２０７とデータＲＡ　Ｍ　２４
４との間の信号径路内の位置２１７に設置することがで
きる。
第９図はデータＲＡＭ２４３およびデータＲＡＭ２４４
内にデータを格納する別の方法を示す。データＲＡＭ２
４３で、第１のブロックからの語Ｏが記憶位置２２０に
格納されており、第１のブロックからの語２が記憶位置
２２１に格納されている。またデータＲＡＭ２４３で、
第２のブロックからの語１”が記憶位置２２２に格納さ
れておシ、第２のブロックからの語３“が記憶位置２２
３に格納されている。
データＲＡ　Ｍ　２４４では、第２のブロックからの語
０”が記憶位置２３２に格納されており、第２のブロッ
クからの語２”が記憶位置２３３に格納されている。ま
たデータＲＡ　Ｍ　２４４で、第１のブロックからの語
１が記憶位置２３０に格納されており、第１のブロック
からの語３が記憶位置２３１に格納されている。
データＲＡ　Ｍ　２４３およびデータＲＡＭ２４４の編
成をこのようにするために、論理インバータをマルチプ
レクサ２０７とデータＲＡ　Ｍ　２４４との間の信号径
路上位置２１７に設置することができる。また、データ
ＲＡ　Ｍ　２４３の入力で、ライン・オフセット１５３
の最下位ビットがライン・オフセット１５３の最下位か
ら２番目のビットと交換されている。同様に、データＲ
ＡＭ２４４の入力で、ライン・オフセット１５３の最下
位ビットがライン・オフセット１５３の最下位から２番
目のビットと置換されている。
データＲＡ　Ｍ　２４３およびデータＲＡ　Ｍ　２４４
内のデータの別の受容可能な構成が存在する。最適性能
では、すなわち本発明の性能および実施の利益を得るに
は、セットの二つのラインの対応する語は異なるデータ
ＲＡＭに入っているべきである。
更Ｋ、同じライン内で偶数および奇数の語が異なるデー
タＲＡＭに入っているべきである。
ここに記す概念はどんな長さの多重語にも効率良くアク
セスすることができるように利用することができる。た
とえば、第１０図には単一語アクセスまたは４倍語アク
セスを可能とするデータＲＡＭ構成を示しである。デー
タＲＡ　Ｍ　３４４で、第１ブロツクからの語０は記憶
位置３２０に格納されており、第２のブロックからの語
３”が記憶位置３２３に格納されており、第３のフロッ
クからの、。２が記憶位置３２２に格納されておシ、第
４のブロックからの語１°が記憶位置３２１に格納され
ている。データＲＡＭ３４５で、第１のブロックからの
語１が記憶位置３３１に格納されており、第２のブロッ
クからの語０”が記憶位置３３０に格納されておシ、第
２のブロックからの語３”が記憶位置３３３に格納され
ており、第４のブロックからの語２””が記憶位置３３
２に格納されている。データＲＡＭ３４６で、第１のブ
ロックからの語２が記憶位置３４２に格納されており、
第２のブロックからの語１”が記憶位置３４１に格納さ
れており、第３のブロックからの語０“が記憶位置３４
０に格納されており、第４のブロックからの語３”“が
記憶位置３４３に格納されている。データＲＡ　Ｍ　３
４７で、第１のフロックからの語３が記憶位置３５３に
格納されており、第２のブロックからの語２”が記憶位
置３５２に格納されており、第３のブロックからの語１
゜が記憶位置３５１に格納されており、第４のブロック
からの語Ｏ””が記憶位置３５０に格納されている。マ
ルチプレクサ３６３、マルチプレクサ３６４、マルチプ
レクサ３６５、およびマルチプレクサ３６６はデータＲ
Ａ　Ｍ　３４４、データＲＡ　Ｍ　３４５、データＲＡ
Ｍ３４６、およびデータＲＡ　Ｍ　３４７からの出力を
選択するのに使用される。
データＲＡＭ３４４．３４５．３４６、および３４７の
中にあるデータは異なるように構成することができる。
一般に、本発明の好適実施例に従って構成されたＭＷＳ
ＡＣＭから多重語をアクセスする場合、データの各ライ
ンの対応する語を異なるデータＲＡＭに格納する。また
、各多重語からの各語を異なるデータＲＡＭに格納する
。
第７図の回路について、簡単な予測アクセス・アルゴリ
ズムを線２０１に載っている値を、したがって２倍語が
存在しているタグＲＡＭを、選択するのに使用すること
ができる。キャッシュに対する交換アルゴリズムは単純
予測アクセス・アルゴリズムのヒント率を増すために選
択し、変えることができる。
たとえば、第７図に示す実施例は二つの異なるアクセス
方法に対処している。いずれか一つのラインからの２語
にアクセスすることができ、または二つのラインの各々
からの１語にアクセスすることができる。１ラインから
の２語にアクセスする場合には、アクセスを始める前に
、所要のラインを知っているか、または少くとも予測さ
れていなければならない。キャッシュにムーブ・インの
場合には、置換アルゴリズムがムーブ・インされるデー
タが主記憶装置３から到達する前にどのラインを埋める
のが良いかを判定する。命令ブリフェッチの場合、所定
の命令をどのラインから取出すかがわかれば、後続命令
は、分岐命令またはラインの終りに出会うまで、同じラ
インから来る。
２倍語アクセスの場合には、セクトのどのラインにデー
タが入っているかが予測され、２語がその１ラインから
読出される。予測され自身は、同じアドレスに対して常
に同じ結果を生ずる限り、非常に簡単にすることができ
る。たとえば、予測は互いに排他的論理和を取られる二
つのアドレス・ビットを基礎にすることができる。
データの２倍語がキャッシュに（すなわち、データＲＡ
　Ｍ　２４３およびデータＲＡ　Ｍ　２４４に）存在し
なければ、最初に特定の２倍語にアクセスする場合には
、２倍語をキャッシュに持って来なければならない。こ
の事態が生ずると、通常のキャッシュ置換アルゴリズム
は使用されない。代シに、アドレスはそのアドレスが存
在すると予測されているタグＲＡＭ４１またはタグＲＡ
Ｍ４２のタグＲＡＭに格納される。データはこれに応じ
てデータＲＡＭ２４３およびデータＲＡ　Ｍ　２４４に
格納される。次に２倍語がアクセスされるが、それは存
在すると予測されている場所に正確に存在する。
２倍語が２倍語ロードおよびストア命令のみを用いてア
クセスされる範囲内では、キャッシュは、それが実際に
所持しているセクトの２倍のセントを用いて丁度直接写
像キャッジ−と同じように働く。２倍語は単一サイクル
でアクセスされる。第１図に示すキャッシュのキャッシ
ュ性能は、第６図に示すキャッシュが第５図に示すキャ
ッシュの場合のように２倍語アクセスに対する２ウエイ
・セント・アソシアチブの代りに直接写像されているか
のように働（ので、第５図に示すキャッシュよりはわず
かに劣ることになる。
単一語アクセスの期間中、第１図および第７図に示すキ
ャッシュにムーブ・インデータのアドレスは、上述の２
倍語予測アルゴリズムではなく標準のＬＲＵアルゴリズ
ムを用いて、タグＲＡＭ４１およびタグＲＡＭ４２に格
納される。データはこれに応じてデータＲＡ　Ｍ　２４
３および２４４に格納される。したがって、データのブ
ロックを一つの記憶位置から他の記憶位置へ移動させる
場合のように、最初に単一語アクセスを行って２倍語を
キャッシュに持って来る場合には、その後の２倍語アク
セスにより２倍語予測アルゴリズムが不良タグＲＡＭを
２倍語のアドレスを備えているとして拾い上げるという
機会が５０パーセント存在することになる。
この場合には、所要２倍語にアクセスする最初の試みは
ミスで、ペナルティが課される。適切な方法ない（つか
の方法から選択することができる。
第１に、正しいタグＲＡＭを読取るようにキャンシュに
再アクセスすることができる。これは恐ら（ペナルティ
は最低になるであろうが、２倍語がキャッシュからムー
ブ・アウトされて２倍語アクセスによシ戻入されるまで
、将来２倍語にアクセスするごとにペナルティが課され
ることになる。
第２に、２倍語が存在するライン全体にあるデータのア
ドレスな他のタグＲＡＭに移動させ、それに応じてデー
タをデータＲＡＭ内に置き換えることができる。置換さ
れるデータが汚れていれば、新しいデータをキャッシュ
記憶装置に格納するとき重ね書きされるかまたはキャッ
シュ記憶装置から写し取られるデータである犠牲データ
をタグＲＡＭおよびデータＲＡＭの中で移動させること
もできるし、または犠牲データを記憶装置３ヘムーブ・
アウトすることができる。これは第１の選択より複雑で
あるが、ペナルティは一度だけしか課されない。
第３に、キャッシュ・ミスを強制することができる。こ
の方法は第２の選択を達成するより複雑ではないが、三
つの選択の中では最大のペナルティを生ずる。それは２
倍語を含んでいるラインが汚れていれば、そのラインを
主記憶装置３から最初に動かし、次いでキャッシュの２
倍語予測アルゴリズムによシ予測された位置に戻入させ
なければならないからである。
第１図に示すキャッシュによる２倍語データ・アクセス
の性能は、多数の２倍語を単一語アクセスを行って最初
にキャッジ−に持つて来る場合、第５図に示すキャッシ
ュと比較して劣っている。
劣る量は、これがどれだけ頻繁に生ずるか、事例を処理
するのに上述の三つの選択のどれを選ぶか、および結局
２倍語にどれだけ頻繁にアクセスするか、によって決ま
る。
第１図に示すキャッシュは第４図および第５図に示す従
来技術の設計より費用効果が大きい。第１図に示すキャ
ッシュでは第４図に示すキャッシュのムーブ・インに対
し２倍の帯域幅でデータをムーブ・インすることができ
る。これによシキャッシュ・ミスのペナルティが減シ、
性能が増大する。また、第１図に示すキャッシュを使用
すれば、第５図のキャッシュで利用可能になると同じキ
ャッシュ充填（ｆｉｌｌ　）帯域幅の達成となるが、必
要なＲＡＭ集積回路およびＲＡＭデータ径路信号接続は
半数で済む。データのアドレスを書込むのにどのタグＲ
ＡＭを選択し、これによりデータをデータＲＡＭにどう
して格納するかは、データをキャッシュに書込むかなシ
前に交換アルゴリズムによシ適切に決定することができ
る。
第１図に示すキャッシュはまた第４図に示すキャッシュ
と比較して命令フェッチ帯域幅が大きくなっている。パ
イプラインを充満させてお（のに使用するよシ大きな速
さで命令を取出すことにより、命令をレジスタ・バッフ
ァに蓄積することができる。これによシ命令キャッシュ
が分岐をすべきことがわかる前に分岐の目標を自由に取
出すことができる。これを行う能力によシ、生起した分
岐に関連する無駄なＣＰＵサイクルの数が少くなる。
その他に、第１図に示すキャッシュは、二つの連続アク
セスで語に通常アクセスしなければならないシステムで
２倍語アクセスの速さを増すのに使用することができる
。ここに提示した置換およびライン予測アルゴリズムを
用いれば、２倍語ロードあたりの平均サイクルはアクセ
スあたシ１．２〜１．５サイクルとなるはずである。
〔発明の効果〕
以上詳述したように、本発明の実施により、多重語読み
出し格納が極めて効率的に行われる。
そして、そのためのハードウェアの増加が極小におさえ
られておシ低価格である。
従って実用に供して有益である。
【図面の簡単な説明】
第１図は本発明の一実施例によるマルチ・ウェイ・セッ
ト・アソシアチブ・キャッシュ記憶装置のデータＲＡＭ
における記憶ロケーションの編成を示す図である。 第２図はマルチ・ウェイ・セット・アソシアチフ・キャ
ッシュ記憶装置の概略回路図である。 第３図は本発明の一実施例に従りたアドレスの構成を示
す図である。 第４図と第５図は第２図のマルチ・ウェイ・セット・ア
ソシアチブ・キャッシュ記憶装置のデータＲＡＭにおけ
る記憶ロケーションの編成図である。 第６図は本発明の一実施例のキャッシュ記憶装置と、処
理装置と主記憶装置とを備えた計算機システムを示す図
である。 第７図は、第６図に示すデータＲＡＭにおける記憶ロケ
ーションの編成をおこなうため第２図に示すマルチ・ウ
ェイ・セット・アンシアチブ・キャッシュ記憶装置に付
加すべきハードウェア論理を示す図である。 第８図、第９図および第１０図は、本発明の他の実施例
におけるデータＲＡＭでの記憶ロケーションの編成の種
々の実施例を示す図である。 ２４３．２４４：データＲＡＭ ２６３．２６４：マルチプレクサ。 事件の表示 平成２年 特許願 第１９１８６７号 ハノーバー・ストリート　３０００ 名称　　ヒユーレット・パラカード・カンパニ代表者　
ステイ−ブン・ピー・フォックス国籍　　アメリカ合衆
国 補正命令の日付 平成２年ＩＯ月３０日（発送口） 補正の対象 明細書の「発明の名称」の欄

Claims (1)

  1. 【特許請求の範囲】 １、複数のデータ・ラインを格納するマルチ・ウェイ・
    セット・アソシアチブ・キャッシュ記憶装置において、
    複数のＲＡＭにデータを格納し、複数の多重語から所望
    の多重語をアクセスする後記（イ）、（ロ）から成るデ
    ータ格納方法。 （イ）前記複数のデータ・ラインの各々のデータ・ライ
    ンの対応する語を前記複数のＲＡＭの相異なるＲＡＭに
    格納するステップ。 （ロ）前記複数の多重語の各多重語の各語を前記複数の
    ＲＡＭの相異なるＲＡＭに格納するステップ。 ２、複数のデータ・ラインを格納し、複数の多重語から
    多重語をアクセスするための後記（イ）乃至（ロ）より
    成るマルチ・ウェイ・セット・アソシアチブ・キャッシ
    ュ記憶装置。 （イ）データを格納する複数のデータ記憶装置。 前記複数のデータ・ラインの各々の各デー タ・ラインの対応する語は前記複数のデータ記憶装置の
    相異なるデータ記憶装置に格納され、前記複数の多重語
    の各多重語の各語は前記複数のデータ記憶装置の相異な
    るデータ記憶装置に格納される。 （ロ）前記複数のデータ記憶装置の各々に接続され、前
    記複数のデータ記憶装置の各データ記憶装置から同時に
    データを選出する選出手段。 ３、２ウェイ・セット・アソシアチブ・キャッュ記憶装
    置において、第１、第２のＲＡＭとデータの格納及び検
    索をおこなう方法で、後記（イ）乃至（ロ）から成る複
    数の二重語から二重語をアクセスする方法。 （イ）第１、第２のＲＡＭに、下記（イ−１）、（イ−
    ２）の条件を成立するように、データ・ラインを格納す
    るステップ。 （イ−１）各データのセットにおいて、 該セット内の各データ・ラインの対応する語は該対応す
    る語の一方が前記第１のＲＡＭに格納されている。 （イ−２）前記データの前記二重語の第１の語は前記第
    １のＲＡＭに、前記二重語の第２の語は前記第２のＲＡ
    Ｍに格納される。 （ロ）アクセスされる各二重語に対して、該二重語の第
    １の語を前記第１のＲＡＭからアクセスし、該二重語の
    第２の語を前記第２のＲＡＭからアクセスするステップ
    。 ４、２データ・ラインを有するデータのセットの該デー
    タ・ラインを格納し、二重語のアクセスをおこなうため
    の後記（イ）乃至（ロ）より成る２ウェイ・セット・ア
    ソシアチブ・キャッシュ記憶装置。 （イ）データを格納する第１のデータ記憶装置。 （ロ）データを格納する第２のデータ記憶装置。 （ハ）前記第１、第２の記憶装置に接続されて、前記第
    １、第２の記憶装置から同時にデータを選出するための
    選出手段。 前記２ウェイ・セット・アソシアチブ・キャッシュ記憶
    装置において、データは前記第１、第２のデータ記憶装
    置内で編成され、各データのセットは、該セット内の各
    データ・ラインの対応する語の下記のようになるように
    格納される。 第１の前記対応する語は第１のＲＡＭにあり、第２の前
    語対応する語は第２のＲＡＭにある。
JP2191867A 1989-07-19 1990-07-19 データ格納方法及びマルチ・ウェイ・セット・アソシアチブ・キャッシュ記憶装置 Pending JPH03141443A (ja)

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