JPH07200399A - マイクロプロセッサ、およびマイクロプロセッサにおいてメモリにアクセスするための方法 - Google Patents
マイクロプロセッサ、およびマイクロプロセッサにおいてメモリにアクセスするための方法Info
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- JPH07200399A JPH07200399A JP6304514A JP30451494A JPH07200399A JP H07200399 A JPH07200399 A JP H07200399A JP 6304514 A JP6304514 A JP 6304514A JP 30451494 A JP30451494 A JP 30451494A JP H07200399 A JPH07200399 A JP H07200399A
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- replacement
- level
- microprocessor
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
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- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 第１レベルの、セットアソシアティブキャッ
シュの性能を向上させる。 【構成】 このマイクロプロセッサ１０は共通の半導体
ダイ上のマイクロプロセッサコア１５およびセットアソ
シアティブ第１レベルキャッシュ３０を含む。置換キャ
ッシュ６０が同じ半導体ダイ上に置かれ、第１レベルキ
ャッシュに結合される。第１レベルキャッシュミスの際
に、第１レベルエントリが廃棄され置換キャッシュにス
トアされる。第１レベルキャッシュミスが起こると、置
換キャッシュがチェックされ、そこでヒットが起こる
と、ヒットエントリが第１レベルキャッシュに送られて
ストアされる。キャッシュミスがこれらの両方で起これ
ば、所望のエントリを取込むために主メモリアクセスが
開始され、そこから取込まれた所望のエントリは第１レ
ベルキャッシュに送られてストアされる。
シュの性能を向上させる。 【構成】 このマイクロプロセッサ１０は共通の半導体
ダイ上のマイクロプロセッサコア１５およびセットアソ
シアティブ第１レベルキャッシュ３０を含む。置換キャ
ッシュ６０が同じ半導体ダイ上に置かれ、第１レベルキ
ャッシュに結合される。第１レベルキャッシュミスの際
に、第１レベルエントリが廃棄され置換キャッシュにス
トアされる。第１レベルキャッシュミスが起こると、置
換キャッシュがチェックされ、そこでヒットが起こる
と、ヒットエントリが第１レベルキャッシュに送られて
ストアされる。キャッシュミスがこれらの両方で起これ
ば、所望のエントリを取込むために主メモリアクセスが
開始され、そこから取込まれた所望のエントリは第１レ
ベルキャッシュに送られてストアされる。
Description
【０００１】
【発明の背景】この発明は一般にコンピュータシステム
のためのメモリアーキテクチャに関し、より特定的には
コンピュータのプロセッサと用いるための高性能キャッ
シュメモリに関する。
のためのメモリアーキテクチャに関し、より特定的には
コンピュータのプロセッサと用いるための高性能キャッ
シュメモリに関する。
【０００２】プロセッサがその外部に位置される主メモ
リ内にストアされたデータにアクセスするには数クロッ
クサイクルかかることが多い。これらの外部メモリアク
セスはかなりの時間を必要とするだけでなく、かなりの
量の電力を消費する。プロセッサによって最近アクセス
されたデータおよび命令をストアするための比較的小型
で高速のメモリ（またはキャッシュ）をプロセッサに設
けることによってコンピュータシステムの性能を高める
キャッシュメモリがよく用いられている。これらの命令
およびデータは、一度アクセスされているので比較的す
ぐに再びアクセスされることを期待してキャッシュにス
トアされる。キャッシュメモリの速度またはアクセス時
間は外部主メモリよりもかなり速い。より低速の外部主
メモリにアクセスするのではなく、キャッシュヒットが
起こるとキャッシュから命令またはデータを取込むこと
によって、所望の情報を取込むのにかなりの時間が節約
できる。
リ内にストアされたデータにアクセスするには数クロッ
クサイクルかかることが多い。これらの外部メモリアク
セスはかなりの時間を必要とするだけでなく、かなりの
量の電力を消費する。プロセッサによって最近アクセス
されたデータおよび命令をストアするための比較的小型
で高速のメモリ（またはキャッシュ）をプロセッサに設
けることによってコンピュータシステムの性能を高める
キャッシュメモリがよく用いられている。これらの命令
およびデータは、一度アクセスされているので比較的す
ぐに再びアクセスされることを期待してキャッシュにス
トアされる。キャッシュメモリの速度またはアクセス時
間は外部主メモリよりもかなり速い。より低速の外部主
メモリにアクセスするのではなく、キャッシュヒットが
起こるとキャッシュから命令またはデータを取込むこと
によって、所望の情報を取込むのにかなりの時間が節約
できる。
【０００３】最近の傾向としては、マイクロプロセッサ
チップ上に、図１に示されるマイクロプロセッサコアと
ともに第１レベル（Ｌ１）キャッシュが組込まれてい
る。この具体例では、マイクロプロセッサチップに、チ
ップ上に、位置するレベル１キャッシュ（Ｌ１）とマイ
クロプロセッサチップの外部に位置するレベル２キャッ
シュ（Ｌ２）とが設けられている。オンチップＬ１キャ
ッシュはＬ１命令キャッシュとＬ１データキャッシュと
の両方を含む。この例ではＬ１キャッシュおよびＬ２キ
ャッシュは、物理アドレスおよび物理データバスを介し
て外部主メモリに結合されている。オフチップＬ２キャ
ッシュは、典型的にはオンチップＬ１キャッシュよりも
ずっと大きい。たとえば、４ＫバイトオンチップＬ１キ
ャッシュおよび２５６Ｋバイト−５１２Ｋバイトオフチ
ップＬ２外部キャッシュが一般的である。
チップ上に、図１に示されるマイクロプロセッサコアと
ともに第１レベル（Ｌ１）キャッシュが組込まれてい
る。この具体例では、マイクロプロセッサチップに、チ
ップ上に、位置するレベル１キャッシュ（Ｌ１）とマイ
クロプロセッサチップの外部に位置するレベル２キャッ
シュ（Ｌ２）とが設けられている。オンチップＬ１キャ
ッシュはＬ１命令キャッシュとＬ１データキャッシュと
の両方を含む。この例ではＬ１キャッシュおよびＬ２キ
ャッシュは、物理アドレスおよび物理データバスを介し
て外部主メモリに結合されている。オフチップＬ２キャ
ッシュは、典型的にはオンチップＬ１キャッシュよりも
ずっと大きい。たとえば、４ＫバイトオンチップＬ１キ
ャッシュおよび２５６Ｋバイト−５１２Ｋバイトオフチ
ップＬ２外部キャッシュが一般的である。
【０００４】典型的なキャッシュ構成では、第２レベル
Ｌ２キャッシュは第１レベルキャッシュエントリのすべ
てをサブセットとして含む。言い換えれば、第１レベル
Ｌ１キャッシュのエントリのすべてが第２レベルＬ２キ
ャッシュにもストアされる。この態様で、Ｌ２キャッシ
ュへのアクセスは、リクエストされた命令またはデータ
がＬ１キャッシュにもストアされているという表示がな
い限り、Ｌ１キャッシュを調べる必要はない。
Ｌ２キャッシュは第１レベルキャッシュエントリのすべ
てをサブセットとして含む。言い換えれば、第１レベル
Ｌ１キャッシュのエントリのすべてが第２レベルＬ２キ
ャッシュにもストアされる。この態様で、Ｌ２キャッシ
ュへのアクセスは、リクエストされた命令またはデータ
がＬ１キャッシュにもストアされているという表示がな
い限り、Ｌ１キャッシュを調べる必要はない。
【０００５】「直接マッピング」および「アソシアティ
ブ」キャッシュの両方がメモリ性能を高めることが知ら
れている。直接マッピングキャッシュでは、情報の特定
のブロックまたはラインが、ブロックまたはラインのブ
ロックフレームアドレスに従ってキャッシュ内の単一の
位置にのみストアできる。「フルアソシアティブ」キャ
ッシュでは、ブロックはキャッシュ内のどこに位置され
てもよく、一方「セットアソシアティブ」キャッシュで
はブロックはある組のストア位置にストアされるように
制約される。２ウェイセットアソシアティブキャッシュ
では、キャッシュ内の各組は２ブロックの情報をストア
できる。４ウェイセットアソシアティブキャッシュで
は、キャッシュ内の各組が４ブロックの情報をストアで
きる。キャッシュ性能は一般に連想性が高まるにつれて
向上するが、連想性が高まるとより複雑なキャッシュ回
路が必要となる傾向にある。
ブ」キャッシュの両方がメモリ性能を高めることが知ら
れている。直接マッピングキャッシュでは、情報の特定
のブロックまたはラインが、ブロックまたはラインのブ
ロックフレームアドレスに従ってキャッシュ内の単一の
位置にのみストアできる。「フルアソシアティブ」キャ
ッシュでは、ブロックはキャッシュ内のどこに位置され
てもよく、一方「セットアソシアティブ」キャッシュで
はブロックはある組のストア位置にストアされるように
制約される。２ウェイセットアソシアティブキャッシュ
では、キャッシュ内の各組は２ブロックの情報をストア
できる。４ウェイセットアソシアティブキャッシュで
は、キャッシュ内の各組が４ブロックの情報をストアで
きる。キャッシュ性能は一般に連想性が高まるにつれて
向上するが、連想性が高まるとより複雑なキャッシュ回
路が必要となる傾向にある。
【０００６】１９９０年ＩＥＥＥ第７回コンピュータア
ーキテクチャに関するシンポジウム（IEEE Seventh Ann
ual Symposium On Computer Architecture）の「小型フ
ルアソシアティブキャッシュおよびプリフェッチバッフ
ァの付加による直接マッピングキャッシュ性能の向上」
（“Improving Direct-Mapped Cache Performance ByTh
e Addition of A Small Fully-Associative Cache And
Prefetch Buffers ”) と題されるノーマン・ピー・ジ
ョッピ（Norman P. Jouppi）による刊行物では「ミスキ
ャッシュ」を説明している。説明されているミスキャッ
シュは、第１レベル直接マッピングキャッシュとそのリ
フィル経路との間に位置される小型のフルアソシアティ
ブキャッシュである。直接マッピングキャッシュでミス
が起こっても、ミスキャッシュでヒットが起これば、主
メモリへのアクセスを避けることによってかなりの時間
が節約される。このようなミスキャッシュは典型的には
非常に小さく、ある例では２−５エントリまたはブロッ
クを保持する。
ーキテクチャに関するシンポジウム（IEEE Seventh Ann
ual Symposium On Computer Architecture）の「小型フ
ルアソシアティブキャッシュおよびプリフェッチバッフ
ァの付加による直接マッピングキャッシュ性能の向上」
（“Improving Direct-Mapped Cache Performance ByTh
e Addition of A Small Fully-Associative Cache And
Prefetch Buffers ”) と題されるノーマン・ピー・ジ
ョッピ（Norman P. Jouppi）による刊行物では「ミスキ
ャッシュ」を説明している。説明されているミスキャッ
シュは、第１レベル直接マッピングキャッシュとそのリ
フィル経路との間に位置される小型のフルアソシアティ
ブキャッシュである。直接マッピングキャッシュでミス
が起こっても、ミスキャッシュでヒットが起これば、主
メモリへのアクセスを避けることによってかなりの時間
が節約される。このようなミスキャッシュは典型的には
非常に小さく、ある例では２−５エントリまたはブロッ
クを保持する。
【０００７】ジョッピはまた、ミスキャッシングの改
良、すなわち「犠牲キャッシュ」も説明している。犠牲
キャッシュとは、小さなフルアソシアティブキャッシュ
（犠牲キャッシュ）にリクエストされたブロックの代わ
りにミスの犠牲となるものがロードされることを除いて
は、ミスキャッシュに関して説明したような、小さなフ
ルアソシアティブキャッシュである。言い換えれば、キ
ャッシュミスが直接マッピングＬ１キャッシュで起こる
と、Ｌ１キャッシュから廃棄されたブロックまたは「犠
牲となるもの」が犠牲キャッシュにストアされる。ジョ
ッピが説明している犠牲キャッシュは、典型的には１−
５エントリを保持する。ジョッピの犠牲キャッシュの目
的は、小さな（１−５エントリ）フルアソシアティブ犠
牲キャッシュを加えることによって、直接マッピング第
１レベルキャッシュの性能をセットアソシアティブキャ
ッシュの性能に近いレベルに向上させることである。犠
牲キャッシュは直接マッピング第１レベルキャッシュか
ら最近追い出されたエントリのみを含む。上述のことか
ら、ジョッピの犠牲キャッシュの目的は直接マッピング
キャッシュの性能を向上させることであることがわか
る。
良、すなわち「犠牲キャッシュ」も説明している。犠牲
キャッシュとは、小さなフルアソシアティブキャッシュ
（犠牲キャッシュ）にリクエストされたブロックの代わ
りにミスの犠牲となるものがロードされることを除いて
は、ミスキャッシュに関して説明したような、小さなフ
ルアソシアティブキャッシュである。言い換えれば、キ
ャッシュミスが直接マッピングＬ１キャッシュで起こる
と、Ｌ１キャッシュから廃棄されたブロックまたは「犠
牲となるもの」が犠牲キャッシュにストアされる。ジョ
ッピが説明している犠牲キャッシュは、典型的には１−
５エントリを保持する。ジョッピの犠牲キャッシュの目
的は、小さな（１−５エントリ）フルアソシアティブ犠
牲キャッシュを加えることによって、直接マッピング第
１レベルキャッシュの性能をセットアソシアティブキャ
ッシュの性能に近いレベルに向上させることである。犠
牲キャッシュは直接マッピング第１レベルキャッシュか
ら最近追い出されたエントリのみを含む。上述のことか
ら、ジョッピの犠牲キャッシュの目的は直接マッピング
キャッシュの性能を向上させることであることがわか
る。
【０００８】より速いクロック速度を有し、命令および
データを大量に使用するプロセッサによって起こる、メ
モリに対するより速いアクセスの要求は高まる一方であ
り、現在利用可能であるよりもさらに高速のキャッシュ
メモリシステムが明らかに望まれる。
データを大量に使用するプロセッサによって起こる、メ
モリに対するより速いアクセスの要求は高まる一方であ
り、現在利用可能であるよりもさらに高速のキャッシュ
メモリシステムが明らかに望まれる。
【０００９】
【発明の概要】したがって、この発明のキャッシュメモ
リシステムのある利点は、第１レベルセットアソシアテ
ィブメモリキャッシュの性能の向上である。
リシステムのある利点は、第１レベルセットアソシアテ
ィブメモリキャッシュの性能の向上である。
【００１０】開示されるキャッシュメモリシステムの別
の利点は、キャッシュが消費するチップ領域が不当に増
大するのを避けながらキャッシュ性能を向上することで
ある。
の利点は、キャッシュが消費するチップ領域が不当に増
大するのを避けながらキャッシュ性能を向上することで
ある。
【００１１】開示されるキャッシュメモリシステムのさ
らに別の利点は、分割命令／データ第１レベルキャッシ
ュの性能をこのような第１レベルキャッシュの寸法を増
大しないで向上させることである。
らに別の利点は、分割命令／データ第１レベルキャッシ
ュの性能をこのような第１レベルキャッシュの寸法を増
大しないで向上させることである。
【００１２】この発明のキャッシュメモリシステムのさ
らに別の利点は電力の節約である。この発明のある実施
例に従えば、半導体ダイおよび半導体ダイ上に置かれる
マイクロプロセッサコアを含むマイクロプロセッサが提
供される。マイクロプロセッサはまた、半導体ダイ上に
置かれてマイクロプロセッサコアに結合される第１レベ
ルセットアソシアティブキャッシュを含む。第１レベル
キャッシュは、予め定められた数の情報エントリをスト
アするのに十分大きな、予め定められたバイトサイズを
示す。ある実施例において、第１レベルキャッシュは分
割命令キャッシュ−データキャッシュである。マイクロ
プロセッサはさらに、半導体ダイ上に置かれて第１レベ
ルキャッシュに結合される置換キャッシュを含む。置換
キャッシュは、第１レベルキャッシュでのキャッシュミ
スの結果として第１レベルキャッシュから廃棄される情
報エントリをストアする。置換キャッシュは、第１レベ
ルキャッシュのサイズの少なくとも約半分である。所与
のクロックレートで性能を最高にするために、第１レベ
ルキャッシュおよび置換キャッシュの両方ともがセット
アソシアティブキャッシュである。
らに別の利点は電力の節約である。この発明のある実施
例に従えば、半導体ダイおよび半導体ダイ上に置かれる
マイクロプロセッサコアを含むマイクロプロセッサが提
供される。マイクロプロセッサはまた、半導体ダイ上に
置かれてマイクロプロセッサコアに結合される第１レベ
ルセットアソシアティブキャッシュを含む。第１レベル
キャッシュは、予め定められた数の情報エントリをスト
アするのに十分大きな、予め定められたバイトサイズを
示す。ある実施例において、第１レベルキャッシュは分
割命令キャッシュ−データキャッシュである。マイクロ
プロセッサはさらに、半導体ダイ上に置かれて第１レベ
ルキャッシュに結合される置換キャッシュを含む。置換
キャッシュは、第１レベルキャッシュでのキャッシュミ
スの結果として第１レベルキャッシュから廃棄される情
報エントリをストアする。置換キャッシュは、第１レベ
ルキャッシュのサイズの少なくとも約半分である。所与
のクロックレートで性能を最高にするために、第１レベ
ルキャッシュおよび置換キャッシュの両方ともがセット
アソシアティブキャッシュである。
【００１３】新規であると考えられるこの発明の特徴は
前掲の特許請求の範囲に特定的に述べられる。しかしな
がら、この発明自体は、その構造および動作方法の両方
について添付の図面および以下の説明を参照することに
よって最もよく理解されるであろう。
前掲の特許請求の範囲に特定的に述べられる。しかしな
がら、この発明自体は、その構造および動作方法の両方
について添付の図面および以下の説明を参照することに
よって最もよく理解されるであろう。
【００１４】
【詳細な説明】Ｉ．マイクロプロセッサアドレシング この発明の詳細な説明に入る前に、インテル（Intel ）
Ｘ８６アーキテクチャ等の従来のマイクロプロセッサア
ーキテクチャによって用いられるアドレシング方式を理
解することが有用である。Ｘ８６アーキテクチャとは、
広く受入れられているマイクロプロセッサアーキテクチ
ャである。ｉ３８６（商標）マイクロプロセッサにおい
て最初に導入されたこのアーキテクチャは、ｉ４８６
（商標）マイクロプロセッサおよびペンティアム（商
標）マイクロプロセッサの両方の基本アーキテクチャで
あり、これらはすべてカリフォルニア州サンタクララ
（SantaClara ）のインテル社から入手可能である。Ｘ
８６アーキテクチャは３つの異なるタイプのアドレス、
つまり論理（すなわち仮想）アドレス、線形アドレスお
よび物理アドレスを与える。
Ｘ８６アーキテクチャ等の従来のマイクロプロセッサア
ーキテクチャによって用いられるアドレシング方式を理
解することが有用である。Ｘ８６アーキテクチャとは、
広く受入れられているマイクロプロセッサアーキテクチ
ャである。ｉ３８６（商標）マイクロプロセッサにおい
て最初に導入されたこのアーキテクチャは、ｉ４８６
（商標）マイクロプロセッサおよびペンティアム（商
標）マイクロプロセッサの両方の基本アーキテクチャで
あり、これらはすべてカリフォルニア州サンタクララ
（SantaClara ）のインテル社から入手可能である。Ｘ
８６アーキテクチャは３つの異なるタイプのアドレス、
つまり論理（すなわち仮想）アドレス、線形アドレスお
よび物理アドレスを与える。
【００１５】論理アドレスはセグメントベースアドレス
からのオフセットを表わす。セグメントベースアドレス
はセレクタを介してアクセスされる。より具体的には、
セグメントレジスト内にストアされるセレクタはグロー
バルディスクリプタテーブル（ＧＤＴ）内の位置を指す
インデックスである。ＧＤＴ位置は、セグメントベース
アドレスに対応する線形アドレスをストアする。線形ア
ドレスのさらなる説明は、デイビッド・ビィ・ウィット
（David B. Witt ）による「プロセッサ、キャッシュ、
およびエイリアシングが発生するのを防ぐための方法」
と題する平成６年１０月２４日に出願された特願平６−
２５７８２６（１９９３年１０月２９日に出願された
“Linearly Addressable Microprocessor Cache ”と題
する米国特許連続番号第１４６，３８１号）に見られ、
その開示をここに引用によって援用する。
からのオフセットを表わす。セグメントベースアドレス
はセレクタを介してアクセスされる。より具体的には、
セグメントレジスト内にストアされるセレクタはグロー
バルディスクリプタテーブル（ＧＤＴ）内の位置を指す
インデックスである。ＧＤＴ位置は、セグメントベース
アドレスに対応する線形アドレスをストアする。線形ア
ドレスのさらなる説明は、デイビッド・ビィ・ウィット
（David B. Witt ）による「プロセッサ、キャッシュ、
およびエイリアシングが発生するのを防ぐための方法」
と題する平成６年１０月２４日に出願された特願平６−
２５７８２６（１９９３年１０月２９日に出願された
“Linearly Addressable Microprocessor Cache ”と題
する米国特許連続番号第１４６，３８１号）に見られ、
その開示をここに引用によって援用する。
【００１６】論理アドレスと線形アドレスとの間の変換
はマイクロプロセッサが実モードにあるか保護モードに
あるかに依存する。マイクロプロセッサが実モードにあ
れば、セグメンテーションユニットはセレクタを４ビッ
ト左にシフトし、その結果をオフセットに加えて線形ア
ドレスを形成する。マイクロプロセッサが保護モードに
あれば、セグメンテーションユニットはセレクタが指し
た線形ベースアドレスをオフセットに加えて線形アドレ
スとする。
はマイクロプロセッサが実モードにあるか保護モードに
あるかに依存する。マイクロプロセッサが実モードにあ
れば、セグメンテーションユニットはセレクタを４ビッ
ト左にシフトし、その結果をオフセットに加えて線形ア
ドレスを形成する。マイクロプロセッサが保護モードに
あれば、セグメンテーションユニットはセレクタが指し
た線形ベースアドレスをオフセットに加えて線形アドレ
スとする。
【００１７】物理アドレスとは、マイクロプロセッサの
アドレスピンに現れて外部メモリに物理的にアドレスす
るのに用いられるアドレスである。物理アドレスは必ず
しも線形アドレスに対応するわけではない。ページング
が可能化されなければ、３２ビット線形アドレスは物理
アドレスに対応する。ページングが可能化されれば、線
形アドレスは物理アドレスに変換されなくてはならな
い。通常はマイクロプロセッサのメモリ管理ユニットの
一部として含まれるページングユニットがこの変換を行
なう。
アドレスピンに現れて外部メモリに物理的にアドレスす
るのに用いられるアドレスである。物理アドレスは必ず
しも線形アドレスに対応するわけではない。ページング
が可能化されなければ、３２ビット線形アドレスは物理
アドレスに対応する。ページングが可能化されれば、線
形アドレスは物理アドレスに変換されなくてはならな
い。通常はマイクロプロセッサのメモリ管理ユニットの
一部として含まれるページングユニットがこの変換を行
なう。
【００１８】ページングユニットは線形アドレスを物理
アドレスに変換するのに２レベルの表を用いる。第１レ
ベルの表はページディレクトリであり、第２レベルの表
はページテーブルである。ページディレクトリは複数の
ページディレクトリエントリを含み、各エントリがペー
ジテーブルのアドレスおよびページテーブルに関する情
報を含む。線形アドレスの上位１０ビット（Ａ２２−Ａ
３１）がページディレクトリエントリを選択するための
インデックスとして用いられる。ページテーブルは複数
のページテーブルエントリを含み、各ページテーブルエ
ントリはページフレームの開始アドレスおよびページに
関する統計的情報を含む。線形アドレスのアドレスビッ
トＡ１２−Ａ２１はページテーブルエントリの１つを選
択するためのインデックスとして用いられる。ページフ
レームの開始アドレスは線形アドレスの下位１２ビット
と連結されて物理アドレスを形成する。
アドレスに変換するのに２レベルの表を用いる。第１レ
ベルの表はページディレクトリであり、第２レベルの表
はページテーブルである。ページディレクトリは複数の
ページディレクトリエントリを含み、各エントリがペー
ジテーブルのアドレスおよびページテーブルに関する情
報を含む。線形アドレスの上位１０ビット（Ａ２２−Ａ
３１）がページディレクトリエントリを選択するための
インデックスとして用いられる。ページテーブルは複数
のページテーブルエントリを含み、各ページテーブルエ
ントリはページフレームの開始アドレスおよびページに
関する統計的情報を含む。線形アドレスのアドレスビッ
トＡ１２−Ａ２１はページテーブルエントリの１つを選
択するためのインデックスとして用いられる。ページフ
レームの開始アドレスは線形アドレスの下位１２ビット
と連結されて物理アドレスを形成する。
【００１９】すべてのメモリ動作について２レベルの表
にアクセスすることはマイクロプロセッサの性能に実質
的に影響を与えるので、メモリ管理ユニットは一般に最
も最近にアクセスされたページテーブルエントリのキャ
ッシュを含む。このキャッシュはトランスレーションル
ックアサイドバッファ（ＴＬＢ）と呼ばれる。マイクロ
プロセッサはエントリがＴＬＢにないときのみページン
グユニットを用いる。
にアクセスすることはマイクロプロセッサの性能に実質
的に影響を与えるので、メモリ管理ユニットは一般に最
も最近にアクセスされたページテーブルエントリのキャ
ッシュを含む。このキャッシュはトランスレーションル
ックアサイドバッファ（ＴＬＢ）と呼ばれる。マイクロ
プロセッサはエントリがＴＬＢにないときのみページン
グユニットを用いる。
【００２０】Ｘ８６アーキテクチャに従い、キャッシュ
を含んだ最初のプロセッサは４８６プロセッサであっ
た。４８６プロセッサは８Ｋバイト統合キャッシュを用
いた。対照的に、ペンティアム（商標）プロセッサは別
個の８Ｋバイト命令およびデータキャッシュを含む。４
８６プロセッサキャッシュおよびペンティアム（商標）
プロセッサキャッシュは物理アドレスを介してアクセス
されるが、これらのプロセッサの機能ユニットは論理ア
ドレスで動作する。したがって、機能ユニットがこれら
のキャッシュへのアクセスを必要とするとき、論理アド
レスは線形アドレスに変換され、そして物理アドレスに
変換されなくてはならない。
を含んだ最初のプロセッサは４８６プロセッサであっ
た。４８６プロセッサは８Ｋバイト統合キャッシュを用
いた。対照的に、ペンティアム（商標）プロセッサは別
個の８Ｋバイト命令およびデータキャッシュを含む。４
８６プロセッサキャッシュおよびペンティアム（商標）
プロセッサキャッシュは物理アドレスを介してアクセス
されるが、これらのプロセッサの機能ユニットは論理ア
ドレスで動作する。したがって、機能ユニットがこれら
のキャッシュへのアクセスを必要とするとき、論理アド
レスは線形アドレスに変換され、そして物理アドレスに
変換されなくてはならない。
【００２１】Ｘ８６アーキテクチャ以外のマイクロプロ
セッサアーキテクチャでは、キャッシュヒット時にアド
レス変換時間をなくすために仮想的にアドレスされたキ
ャッシュ（すなわち論理アドレス）を用いることが知ら
れている。しかしながら、入力／出力装置（Ｉ／Ｏ）は
物理アドレスを用いるので、Ｉ／Ｏがキャッシュと相互
作用するにはマッピングが必要とされる。これらのシス
テムでは、一般には仮想および物理の２レベルのアドレ
シングしかなく、物理的にアドレスされたＩ／Ｏ装置が
仮想的にアドレスされたキャッシュと相互作用するのに
必要な変換は一度だけである。さらに、仮想的にアドレ
スされたキャッシュでは、プロセスが切換わるごとに仮
想アドレスが異なる物理アドレスを参照し、したがって
仮想的にアドレスされたキャッシュエントリが潜在的に
無効であるのでキャッシュはフラッシュされなくてはな
らない。さらに、仮想的にアドレスされたキャッシュで
は、２つの異なる仮想アドレスが同じ物理アドレスに対
応する可能性がある。これらの複製アドレスはエイリア
スと呼ばれ、同じ物理アドレスからの情報を有する２つ
の位置が仮想キャッシュ内に存在することとなり、その
位置のうちの一方の情報しか変更されない。
セッサアーキテクチャでは、キャッシュヒット時にアド
レス変換時間をなくすために仮想的にアドレスされたキ
ャッシュ（すなわち論理アドレス）を用いることが知ら
れている。しかしながら、入力／出力装置（Ｉ／Ｏ）は
物理アドレスを用いるので、Ｉ／Ｏがキャッシュと相互
作用するにはマッピングが必要とされる。これらのシス
テムでは、一般には仮想および物理の２レベルのアドレ
シングしかなく、物理的にアドレスされたＩ／Ｏ装置が
仮想的にアドレスされたキャッシュと相互作用するのに
必要な変換は一度だけである。さらに、仮想的にアドレ
スされたキャッシュでは、プロセスが切換わるごとに仮
想アドレスが異なる物理アドレスを参照し、したがって
仮想的にアドレスされたキャッシュエントリが潜在的に
無効であるのでキャッシュはフラッシュされなくてはな
らない。さらに、仮想的にアドレスされたキャッシュで
は、２つの異なる仮想アドレスが同じ物理アドレスに対
応する可能性がある。これらの複製アドレスはエイリア
スと呼ばれ、同じ物理アドレスからの情報を有する２つ
の位置が仮想キャッシュ内に存在することとなり、その
位置のうちの一方の情報しか変更されない。
【００２２】ＩＩ．マイクロプロセッサキャッシュアー
キテクチャ概説 以下はこの発明を実施するために最良と企図されるモー
ドの説明である。この説明はこの発明を例示するもので
あって、制限するものとして理解されるべきではない。
キテクチャ概説 以下はこの発明を実施するために最良と企図されるモー
ドの説明である。この説明はこの発明を例示するもので
あって、制限するものとして理解されるべきではない。
【００２３】図２はこの発明のキャッシュメモリアーキ
テクチャを用いる集積化マイクロプロセッサ１０を示す
ブロック図である。マイクロプロセッサ１０は、整数演
算を扱うための整数ユニット２０と浮動小数点演算を扱
うための浮動小数点ユニット２５とを含むマイクロプロ
セッサコア１５を含む。マイクロプロセッサコア１５は
さらに、ロードおよびストア動作を監視するロード／ス
トアユニット１３４と命令をデコードする命令デコーダ
１０８とを含む。マイクロプロセッサ１５は、マイクロ
プロセッサ１０の中央処理装置（ＣＰＵ）とも称する。
マイクロプロセッサコア１５は、そこにデータが処理の
ために与えられるＤＡＴＡポートと、実行のために命令
がそこに与えられるＩＮＳＴＲＵＣＴＩＯＮポートとを
含む。
テクチャを用いる集積化マイクロプロセッサ１０を示す
ブロック図である。マイクロプロセッサ１０は、整数演
算を扱うための整数ユニット２０と浮動小数点演算を扱
うための浮動小数点ユニット２５とを含むマイクロプロ
セッサコア１５を含む。マイクロプロセッサコア１５は
さらに、ロードおよびストア動作を監視するロード／ス
トアユニット１３４と命令をデコードする命令デコーダ
１０８とを含む。マイクロプロセッサ１５は、マイクロ
プロセッサ１０の中央処理装置（ＣＰＵ）とも称する。
マイクロプロセッサコア１５は、そこにデータが処理の
ために与えられるＤＡＴＡポートと、実行のために命令
がそこに与えられるＩＮＳＴＲＵＣＴＩＯＮポートとを
含む。
【００２４】この発明の好ましい実施例において、マイ
クロプロセッサコア１５はスーパースカラプロセッサで
ある。しかしながら、この発明は、スカラおよびベクト
ルプロセッサ等の他のタイプのプロセッサにも適用でき
る。図１には整数ユニット２０、ＦＰＵ２５、デコーダ
１０８およびロード／ストアユニット１３４のみがマイ
クロプロセッサコア１５内に図示されているが、実行さ
れているプログラムにおける分岐を予測する分岐ユニッ
ト等の他の機能ユニットもコア１５内に含まれ得ること
を理解されたい。
クロプロセッサコア１５はスーパースカラプロセッサで
ある。しかしながら、この発明は、スカラおよびベクト
ルプロセッサ等の他のタイプのプロセッサにも適用でき
る。図１には整数ユニット２０、ＦＰＵ２５、デコーダ
１０８およびロード／ストアユニット１３４のみがマイ
クロプロセッサコア１５内に図示されているが、実行さ
れているプログラムにおける分岐を予測する分岐ユニッ
ト等の他の機能ユニットもコア１５内に含まれ得ること
を理解されたい。
【００２５】マイクロプロセッサ１０は、マイクロプロ
セッサコア１５以外のコンピュータ構成要素もマイクロ
プロセッサコア１５と同じ半導体ダイ２７上に含まれる
という意味で集積化プロセッサである。たとえば、破線
内に示される第１レベルキャッシュ３０がダイ２７上の
マイクロプロセッサ１０に組込まれる。第１レベルキャ
ッシュ３０は、ダイ２７上に置かれてそれぞれマイクロ
プロセッサコア１５のＩＮＳＴＲＵＣＴＩＯＮポートお
よびＤＡＴＡポートに結合される第１レベル命令ストア
アレイ１８０および第１レベルデータストアアレイ３１
２を含む。
セッサコア１５以外のコンピュータ構成要素もマイクロ
プロセッサコア１５と同じ半導体ダイ２７上に含まれる
という意味で集積化プロセッサである。たとえば、破線
内に示される第１レベルキャッシュ３０がダイ２７上の
マイクロプロセッサ１０に組込まれる。第１レベルキャ
ッシュ３０は、ダイ２７上に置かれてそれぞれマイクロ
プロセッサコア１５のＩＮＳＴＲＵＣＴＩＯＮポートお
よびＤＡＴＡポートに結合される第１レベル命令ストア
アレイ１８０および第１レベルデータストアアレイ３１
２を含む。
【００２６】第１レベルキャッシュ３０はこの実施例で
は分割命令−データセットアソシアティブキャッシュで
あることが認められる。第１レベル命令ストアアレイ１
８０および第１レベルデータストアアレイ３１２はま
た、内部アドレス／データバス（ＩＡＤ）１０２を介し
てバスインタフェースユニット４５にも結合される。Ｉ
ＡＤバス１０２およびバスインタフェースユニット４５
は双方ともダイ２７上に置かれる。バスインタフェース
ユニット４５は従来のタイプであり、主メモリ５０上の
対応するポートに結合される物理アドレスポートおよび
データポートを含む。主メモリ５０はマイクロプロセッ
サ１０の外部に位置され、外部メモリとも称する。１つ
以上の入力／出力（Ｉ／Ｏ）装置５５もまた、図２に示
されるようにバスインタフェースユニット４５に結合さ
れ得る。
は分割命令−データセットアソシアティブキャッシュで
あることが認められる。第１レベル命令ストアアレイ１
８０および第１レベルデータストアアレイ３１２はま
た、内部アドレス／データバス（ＩＡＤ）１０２を介し
てバスインタフェースユニット４５にも結合される。Ｉ
ＡＤバス１０２およびバスインタフェースユニット４５
は双方ともダイ２７上に置かれる。バスインタフェース
ユニット４５は従来のタイプであり、主メモリ５０上の
対応するポートに結合される物理アドレスポートおよび
データポートを含む。主メモリ５０はマイクロプロセッ
サ１０の外部に位置され、外部メモリとも称する。１つ
以上の入力／出力（Ｉ／Ｏ）装置５５もまた、図２に示
されるようにバスインタフェースユニット４５に結合さ
れ得る。
【００２７】第１レベルキャッシュ３０はさらに、線形
命令タグアレイ１８２と線形データタグアレイ３１０と
を含む。線形命令タグアレイ１８２とは、第１レベル命
令ストアアレイ１８０に現在ストアされている命令を示
す線形アドレスまたはタグをストアするアレイである。
線形データタグアレイ３１０とは、第１レベルデータス
トアアレイ３１２に現在ストアされているデータを示す
線形アドレスまたはタグをストアするアレイである。
命令タグアレイ１８２と線形データタグアレイ３１０と
を含む。線形命令タグアレイ１８２とは、第１レベル命
令ストアアレイ１８０に現在ストアされている命令を示
す線形アドレスまたはタグをストアするアレイである。
線形データタグアレイ３１０とは、第１レベルデータス
トアアレイ３１２に現在ストアされているデータを示す
線形アドレスまたはタグをストアするアレイである。
【００２８】第１レベルキャッシュ３０はまた、内部ア
ドレス／データバス１０２を介して命令ストアアレイ１
８０とデータストアアレイ３１２とに結合される物理命
令タグアレイ３９０と物理データタグアレイ３９２とを
含む。物理命令タグアレイ３９０とは、第１レベル命令
ストアアレイ１８０内に現在ストアされている命令を示
す実際の物理アドレスまたはタグをストアするアレイで
ある。物理データタグアレイ３９２とは、第１レベルデ
ータストアアレイ３１２に現在ストアされているデータ
を示す物理アドレスまたはタグをストアするアレイであ
る。
ドレス／データバス１０２を介して命令ストアアレイ１
８０とデータストアアレイ３１２とに結合される物理命
令タグアレイ３９０と物理データタグアレイ３９２とを
含む。物理命令タグアレイ３９０とは、第１レベル命令
ストアアレイ１８０内に現在ストアされている命令を示
す実際の物理アドレスまたはタグをストアするアレイで
ある。物理データタグアレイ３９２とは、第１レベルデ
ータストアアレイ３１２に現在ストアされているデータ
を示す物理アドレスまたはタグをストアするアレイであ
る。
【００２９】第１レベル命令ストアアレイ１８０および
線形命令タグアレイ１８２はともに、第１レベルキャッ
シュ３０内の命令キャッシュ１０４（破線で示される）
を形成する。第１レベルデータストアアレイ３１２と線
形データタグアレイ３１０はともに、第１レベルキャッ
シュ３０内のデータキャッシュ１５０を形成する。
線形命令タグアレイ１８２はともに、第１レベルキャッ
シュ３０内の命令キャッシュ１０４（破線で示される）
を形成する。第１レベルデータストアアレイ３１２と線
形データタグアレイ３１０はともに、第１レベルキャッ
シュ３０内のデータキャッシュ１５０を形成する。
【００３０】置換キャッシュ６０が図２に示されるよう
に内部アドレス／データ（ＩＡＤ）バス１０２に結合さ
れる。置換キャッシュ６０は、命令およびデータの両方
がストアされる統合キャッシュである。置換キャッシュ
６０はストアアレイ６５とタグアレイ７０とを含む。命
令およびデータはストアアレイ６５にストアされ、主メ
モリ内のこのような命令およびデータの物理アドレスは
タグアレイ７０にアドレスタグとしてストアされる。こ
の態様でタグアレイ７０内のタグをスキャンすることに
よって、置換キャッシュ６０が特定の命令またはデータ
を含むかどうか判断できる。
に内部アドレス／データ（ＩＡＤ）バス１０２に結合さ
れる。置換キャッシュ６０は、命令およびデータの両方
がストアされる統合キャッシュである。置換キャッシュ
６０はストアアレイ６５とタグアレイ７０とを含む。命
令およびデータはストアアレイ６５にストアされ、主メ
モリ内のこのような命令およびデータの物理アドレスは
タグアレイ７０にアドレスタグとしてストアされる。こ
の態様でタグアレイ７０内のタグをスキャンすることに
よって、置換キャッシュ６０が特定の命令またはデータ
を含むかどうか判断できる。
【００３１】第１レベル命令ストアアレイ１８０のサイ
ズが１６Ｋバイトであり、第１レベルデータストアアレ
イ３１２のサイズが８Ｋバイトであるこの発明の一実施
例において、３２Ｋバイトストアアレイ６５を備えた置
換キャッシュ６０が用いられる。この発明の好ましい実
施例において、置換キャッシュ、ならびに第１レベルキ
ャッシュ３０の命令キャッシュおよびデータキャッシュ
は４ウェイセットアソシアティブである。しかしなが
ら、置換キャッシュが他のレベルのセット連想性を用い
る、または直接マッピングであるこの発明の他の実施例
も企図される。置換キャッシュ６０は有利に、分割第１
レベルキャッシュ、すなわち命令キャッシュ１０４およ
びデータキャッシュ１５０の性能を、これらのキャッシ
ュのサイズを増す必要なく、向上する。
ズが１６Ｋバイトであり、第１レベルデータストアアレ
イ３１２のサイズが８Ｋバイトであるこの発明の一実施
例において、３２Ｋバイトストアアレイ６５を備えた置
換キャッシュ６０が用いられる。この発明の好ましい実
施例において、置換キャッシュ、ならびに第１レベルキ
ャッシュ３０の命令キャッシュおよびデータキャッシュ
は４ウェイセットアソシアティブである。しかしなが
ら、置換キャッシュが他のレベルのセット連想性を用い
る、または直接マッピングであるこの発明の他の実施例
も企図される。置換キャッシュ６０は有利に、分割第１
レベルキャッシュ、すなわち命令キャッシュ１０４およ
びデータキャッシュ１５０の性能を、これらのキャッシ
ュのサイズを増す必要なく、向上する。
【００３２】他の多くのキャッシュ構造とは異なり、置
換キャッシュ６０のエントリは第１レベルキャッシュ３
０のサブセットではなく、置換キャッシュ６０のエント
リは、第１レベルキャッシュ３０によって用いられる特
定の置換アルゴリズムに従って第１レベルキャッシュ３
０から追い出された第１レベルキャッシュ３０からの廃
棄されたエントリである。第１レベルキャッシュ置換ア
ルゴリズムに用いられ得る置換アルゴリズムは、従来の
リースト・リーセントリー・ユーズド（ＬＲＵ）、リー
スト・フリークエントリー・ユーズド（ＬＦＵ）および
「ランダム」置換アルゴリズムを含む。「エントリ」、
「ブロック」および「ライン」は同意語と見なされ、キ
ャッシュ技術に関するその従来の意味を有する。
換キャッシュ６０のエントリは第１レベルキャッシュ３
０のサブセットではなく、置換キャッシュ６０のエント
リは、第１レベルキャッシュ３０によって用いられる特
定の置換アルゴリズムに従って第１レベルキャッシュ３
０から追い出された第１レベルキャッシュ３０からの廃
棄されたエントリである。第１レベルキャッシュ置換ア
ルゴリズムに用いられ得る置換アルゴリズムは、従来の
リースト・リーセントリー・ユーズド（ＬＲＵ）、リー
スト・フリークエントリー・ユーズド（ＬＦＵ）および
「ランダム」置換アルゴリズムを含む。「エントリ」、
「ブロック」および「ライン」は同意語と見なされ、キ
ャッシュ技術に関するその従来の意味を有する。
【００３３】この説明の目的のため、第１レベルキャッ
シュ、すなわち命令ストアアレイ１８０およびデータス
トアアレイ３１２がそれぞれ命令およびデータで充満さ
れるのに十分な時間にわたってマイクロプロセッサ１０
が動作していると仮定する。第１レベルキャッシュヒッ
トが起こると、リクエストされた命令またはデータは命
令ストアアレイ１８０またはデータストアアレイ３１２
に含まれている。リクエストされた情報が命令であれ
ば、線形命令タグアレイ１８２内のタグ、またはその代
わりに物理命令タグアレイ３９０内のタグが各アレイ内
で並列にスキャンされる。リクエストされた情報がデー
タであれば、線形データタグアレイ３１０、またはその
代わりに物理データタグアレイ３９２内のタグが各アレ
イ内で並列にスキャンされる。
シュ、すなわち命令ストアアレイ１８０およびデータス
トアアレイ３１２がそれぞれ命令およびデータで充満さ
れるのに十分な時間にわたってマイクロプロセッサ１０
が動作していると仮定する。第１レベルキャッシュヒッ
トが起こると、リクエストされた命令またはデータは命
令ストアアレイ１８０またはデータストアアレイ３１２
に含まれている。リクエストされた情報が命令であれ
ば、線形命令タグアレイ１８２内のタグ、またはその代
わりに物理命令タグアレイ３９０内のタグが各アレイ内
で並列にスキャンされる。リクエストされた情報がデー
タであれば、線形データタグアレイ３１０、またはその
代わりに物理データタグアレイ３９２内のタグが各アレ
イ内で並列にスキャンされる。
【００３４】線形命令タグアレイ１８２および物理命令
タグアレイ３９０のこのようなスキャニングに関するさ
らなる情報は、平成６年１０月２４日に出願された「プ
ロセッサ、キャッシュ、およびエイリアシングが発生す
るのを防ぐための方法」と題される特願平６−２５７８
２６（１９９３年１０月２９日出願のDavid B. Wittに
よる“Lineary Addressable Microprocessor Cache”と
題される米国特許出願連続番号第１４６，３８１号）に
見られ、その開示をここに引用によって援用する。しか
し、簡単にいえば、線形タグがまずヒットまたはミスに
関してスキャンされることが認められる。ミスが起こる
と、次に物理タグがヒットまたはミスに関してスキャン
される。分割第１レベル命令およびデータキャッシュは
線形にアドレスされるので、エイリアスを持つコピーを
有する可能性があることが認められる。エイリアスを持
つコピーは、その線形アドレスは異なるが物理アドレス
は同じである情報エレメント（命令またはデータエレメ
ント）である。線形アドレシング方式では、処理中の同
じ物理アドレスの複数の更新を避けるために存在を許さ
れる物理データのコピーは１つだけである。したがっ
て、命令およびデータ物理タグの両方をチェックするこ
とにより、所望の物理アドレスについてエイリアスを持
つコピーが存在しないことが保証される。所望の物理ア
ドレスについてエイリアスを持つエントリが存在するこ
とがわかると、線形（命令またはデータ）タグアレイに
ストアされた線形タグは、物理（命令またはデータ）タ
グアレイ内の一致した物理タグに対応する新しい線形タ
グで上書きされる。言い換えれば、線形タグはエイリア
スが起こるエントリの新しい線形タグで上書きされる。
エイリアスの場合には一方の情報エレメントが常にキャ
ッシュされるので、エイリアスヒットの場合には置換キ
ャッシュ６０にアクセスは行なわれない。物理タグアレ
イにおいてミスが起これば、キャッシュメモリシステム
は、第１レベルアレイにはないエントリを常に含む置換
タグアレイ７０をチェックする。置換キャッシュ６０は
物理タグおよび物理アドレシングを用いるので、置換キ
ャッシュ６０に関してはエイリアスのおそれはない。
タグアレイ３９０のこのようなスキャニングに関するさ
らなる情報は、平成６年１０月２４日に出願された「プ
ロセッサ、キャッシュ、およびエイリアシングが発生す
るのを防ぐための方法」と題される特願平６−２５７８
２６（１９９３年１０月２９日出願のDavid B. Wittに
よる“Lineary Addressable Microprocessor Cache”と
題される米国特許出願連続番号第１４６，３８１号）に
見られ、その開示をここに引用によって援用する。しか
し、簡単にいえば、線形タグがまずヒットまたはミスに
関してスキャンされることが認められる。ミスが起こる
と、次に物理タグがヒットまたはミスに関してスキャン
される。分割第１レベル命令およびデータキャッシュは
線形にアドレスされるので、エイリアスを持つコピーを
有する可能性があることが認められる。エイリアスを持
つコピーは、その線形アドレスは異なるが物理アドレス
は同じである情報エレメント（命令またはデータエレメ
ント）である。線形アドレシング方式では、処理中の同
じ物理アドレスの複数の更新を避けるために存在を許さ
れる物理データのコピーは１つだけである。したがっ
て、命令およびデータ物理タグの両方をチェックするこ
とにより、所望の物理アドレスについてエイリアスを持
つコピーが存在しないことが保証される。所望の物理ア
ドレスについてエイリアスを持つエントリが存在するこ
とがわかると、線形（命令またはデータ）タグアレイに
ストアされた線形タグは、物理（命令またはデータ）タ
グアレイ内の一致した物理タグに対応する新しい線形タ
グで上書きされる。言い換えれば、線形タグはエイリア
スが起こるエントリの新しい線形タグで上書きされる。
エイリアスの場合には一方の情報エレメントが常にキャ
ッシュされるので、エイリアスヒットの場合には置換キ
ャッシュ６０にアクセスは行なわれない。物理タグアレ
イにおいてミスが起これば、キャッシュメモリシステム
は、第１レベルアレイにはないエントリを常に含む置換
タグアレイ７０をチェックする。置換キャッシュ６０は
物理タグおよび物理アドレシングを用いるので、置換キ
ャッシュ６０に関してはエイリアスのおそれはない。
【００３５】ここで第１レベルキャッシュ３０内のキャ
ッシュヒットおよびミスの説明に戻って、リクエストさ
れた命令またはデータ情報のアドレスと第１レベルキャ
ッシュタグアレイのうちの１つにあるタグとの間で一致
が起これば、第１レベルキャッシュヒットが起こってい
る。この場合、アドレスされた命令またはデータは対応
する命令ストアアレイまたはデータストアアレイの適切
なものから取込まれ、処理のためにマイクロプロセッサ
１５に与えられる。
ッシュヒットおよびミスの説明に戻って、リクエストさ
れた命令またはデータ情報のアドレスと第１レベルキャ
ッシュタグアレイのうちの１つにあるタグとの間で一致
が起これば、第１レベルキャッシュヒットが起こってい
る。この場合、アドレスされた命令またはデータは対応
する命令ストアアレイまたはデータストアアレイの適切
なものから取込まれ、処理のためにマイクロプロセッサ
１５に与えられる。
【００３６】しかしながら、リクエストされた命令また
はデータ情報のアドレスと第１レベル命令およびデータ
キャッシュタグアレイ内のタグとの間に一致が起こらな
ければ、第１レベルキャッシュミスが起こっている。第
１レベルキャッシュミスが起これば、リクエストされた
命令またはデータは第１レベル命令ストアアレイ１８０
にも第１レベルデータストアアレイ３１２にもない。こ
の場合、置換キャッシュ６０の置換タグアレイ７０内の
置換タグが、リクエストされた命令またはデータが置換
キャッシュ６０内にあるかどうかを見るためにスキャン
される。
はデータ情報のアドレスと第１レベル命令およびデータ
キャッシュタグアレイ内のタグとの間に一致が起こらな
ければ、第１レベルキャッシュミスが起こっている。第
１レベルキャッシュミスが起これば、リクエストされた
命令またはデータは第１レベル命令ストアアレイ１８０
にも第１レベルデータストアアレイ３１２にもない。こ
の場合、置換キャッシュ６０の置換タグアレイ７０内の
置換タグが、リクエストされた命令またはデータが置換
キャッシュ６０内にあるかどうかを見るためにスキャン
される。
【００３７】リクエストされた命令またはデータの物理
アドレスと置換タグアレイ７０内の置換タグとの間に一
致が見出されれば、置換キャッシュヒットが起こってお
り、リクエストされた情報は置換キャッシュ６０のスト
アアレイ６５内に含まれる。この状況では、アドレスさ
れた命令またはデータを含む置換キャッシュ６０内のブ
ロックが置換ストアアレイ６５から取込まれる。この取
込まれた情報は、そこでストアするために第１レベルキ
ャッシュに与えられ、最終的には処理のためにマイクロ
プロセッサコア１５に与えられる。取込まれた情報（す
なわち取込まれた情報を含むエントリまたはブロック）
は、その適切な記憶アレイでストアするために第１レベ
ルキャッシュ３０に送られる。より具体的には、取込ま
れた情報が命令を含むエントリであれば、取込まれた情
報は第１レベル命令ストアアレイ１８０にストアされ
る。取込まれた情報がデータを含むエントリであれば、
取込まれた情報は第１レベルデータストアアレイ３１２
にストアされる。
アドレスと置換タグアレイ７０内の置換タグとの間に一
致が見出されれば、置換キャッシュヒットが起こってお
り、リクエストされた情報は置換キャッシュ６０のスト
アアレイ６５内に含まれる。この状況では、アドレスさ
れた命令またはデータを含む置換キャッシュ６０内のブ
ロックが置換ストアアレイ６５から取込まれる。この取
込まれた情報は、そこでストアするために第１レベルキ
ャッシュに与えられ、最終的には処理のためにマイクロ
プロセッサコア１５に与えられる。取込まれた情報（す
なわち取込まれた情報を含むエントリまたはブロック）
は、その適切な記憶アレイでストアするために第１レベ
ルキャッシュ３０に送られる。より具体的には、取込ま
れた情報が命令を含むエントリであれば、取込まれた情
報は第１レベル命令ストアアレイ１８０にストアされ
る。取込まれた情報がデータを含むエントリであれば、
取込まれた情報は第１レベルデータストアアレイ３１２
にストアされる。
【００３８】置換キャッシュヒットの場合には、置換キ
ャッシュ６０からのヒットエントリ（それについてヒッ
トが起こっているエントリ）が、第１レベルキャッシュ
のセットアソシアティブ特性に従ってそのアドレスに従
って第１レベルキャッシュ内の位置にストアされる。さ
らに、ヒットエントリは、第１レベルキャッシュ３０の
ために選択された特定の置換キャッシュアルゴリズムに
従って利用可能であると考えられる第１レベルキャッシ
ュ内の位置にストアされる。たとえば、リーセント・リ
ーセントリー・ユーズド（ＬＲＵ）、リースト・フリー
クエントリー・ユーズド（ＬＦＵ）またはランダム置換
アルゴリズムを、セットアソシアティブ第１レベルキャ
ッシュ３０の置換アルゴリズムとして用いてもよい。
ャッシュ６０からのヒットエントリ（それについてヒッ
トが起こっているエントリ）が、第１レベルキャッシュ
のセットアソシアティブ特性に従ってそのアドレスに従
って第１レベルキャッシュ内の位置にストアされる。さ
らに、ヒットエントリは、第１レベルキャッシュ３０の
ために選択された特定の置換キャッシュアルゴリズムに
従って利用可能であると考えられる第１レベルキャッシ
ュ内の位置にストアされる。たとえば、リーセント・リ
ーセントリー・ユーズド（ＬＲＵ）、リースト・フリー
クエントリー・ユーズド（ＬＦＵ）またはランダム置換
アルゴリズムを、セットアソシアティブ第１レベルキャ
ッシュ３０の置換アルゴリズムとして用いてもよい。
【００３９】取込まれた情報がストアのために第１レベ
ルキャッシュ３０に送られると、キャッシュ３０からの
情報のエントリまたはブロックはキャッシュ３０から廃
棄される。この情報は廃棄情報または廃棄情報エントリ
と称され、第１レベルキャッシュ３０のために選択され
た特定のタイプの置換アルゴリズムによって決定され
る。廃棄情報エントリは第１レベルキャッシュ３０から
置換キャッシュ６０にそのエントリとしてストアするた
めに送られる。
ルキャッシュ３０に送られると、キャッシュ３０からの
情報のエントリまたはブロックはキャッシュ３０から廃
棄される。この情報は廃棄情報または廃棄情報エントリ
と称され、第１レベルキャッシュ３０のために選択され
た特定のタイプの置換アルゴリズムによって決定され
る。廃棄情報エントリは第１レベルキャッシュ３０から
置換キャッシュ６０にそのエントリとしてストアするた
めに送られる。
【００４０】置換キャッシュミスがあれば、主メモリ５
０がアクセスされ、リクエストされた情報はそこから取
込まれる。主メモリ５０から取込まれたエントリは、第
１レベルキャッシュ３０に送られてそこでストアされ
る。エントリは次にコア１５による処理のためにマイク
ロプロセッサコア１５に与えられる。それに応答して、
廃棄エントリが第１レベルキャッシュ３０から排除され
る。廃棄エントリは置換キャッシュ６０に送られて、置
換ストアアレイ６５にストアされる。
０がアクセスされ、リクエストされた情報はそこから取
込まれる。主メモリ５０から取込まれたエントリは、第
１レベルキャッシュ３０に送られてそこでストアされ
る。エントリは次にコア１５による処理のためにマイク
ロプロセッサコア１５に与えられる。それに応答して、
廃棄エントリが第１レベルキャッシュ３０から排除され
る。廃棄エントリは置換キャッシュ６０に送られて、置
換ストアアレイ６５にストアされる。
【００４１】マイクロプロセッサ１０の電力を節約する
ために、置換キャッシュ６０はそれにアクセスするとき
がくるまではクロック動作されない。すなわち、置換キ
ャッシュ６０は、ヒットについて置換キャッシュ６０の
タグアレイ７０をスキャンするときまではクロック動作
されない。置換キャッシュ６０はそのときまでアイドル
電力節約状態にある。クロック回路７２は図示のとおり
にマイクロプロセッサコア１５および第１レベルキャッ
シュ３０に基準クロックすなわちタイムベース信号（Ｃ
ＬＯＣＫ）を与える。このＣＬＯＣＫ信号はまたクロッ
ク制御回路７４にも供給され、これはキャッシュ６０の
クロック動作のために置換キャッシュ６０にＲＣＬＯＣ
Ｋ信号を供給する。入力７４Ａで、クロック制御回路７
４は第１レベルキャッシュ３０から、第１レベルキャッ
シュ３０でミスが起こったときを示す第１レベルミス情
報を受取る。クロック制御回路７４は、第１レベルミス
情報を受取るまでアイドルＲＣＬＯＣＫクロック信号
（クロックパルスを伴なわないクロック信号）を発生す
る。クロック制御回路７４が第１レベルミス情報を受取
ると、クロック制御回路７４は活性クロックパルスを伴
なうＲＣＬＯＣＫ信号を発生し、これが置換キャッシュ
６０をクロック動作させる。それに応答して、置換キャ
ッシュ６０は活性となり、電力を引出す。置換キャッシ
ュ６０へのアクセスが、置換キャッシュ６０からの完了
信号によってクロック制御入力７４Ｂに示されるように
完了すれば、ＲＣＬＯＣＫ信号のパルスは停止する。こ
の態様で、置換キャッシュ６０のクロック動作は停止
し、再び電力の節約が始まり、次の置換キャッシュアク
セスまで続く。
ために、置換キャッシュ６０はそれにアクセスするとき
がくるまではクロック動作されない。すなわち、置換キ
ャッシュ６０は、ヒットについて置換キャッシュ６０の
タグアレイ７０をスキャンするときまではクロック動作
されない。置換キャッシュ６０はそのときまでアイドル
電力節約状態にある。クロック回路７２は図示のとおり
にマイクロプロセッサコア１５および第１レベルキャッ
シュ３０に基準クロックすなわちタイムベース信号（Ｃ
ＬＯＣＫ）を与える。このＣＬＯＣＫ信号はまたクロッ
ク制御回路７４にも供給され、これはキャッシュ６０の
クロック動作のために置換キャッシュ６０にＲＣＬＯＣ
Ｋ信号を供給する。入力７４Ａで、クロック制御回路７
４は第１レベルキャッシュ３０から、第１レベルキャッ
シュ３０でミスが起こったときを示す第１レベルミス情
報を受取る。クロック制御回路７４は、第１レベルミス
情報を受取るまでアイドルＲＣＬＯＣＫクロック信号
（クロックパルスを伴なわないクロック信号）を発生す
る。クロック制御回路７４が第１レベルミス情報を受取
ると、クロック制御回路７４は活性クロックパルスを伴
なうＲＣＬＯＣＫ信号を発生し、これが置換キャッシュ
６０をクロック動作させる。それに応答して、置換キャ
ッシュ６０は活性となり、電力を引出す。置換キャッシ
ュ６０へのアクセスが、置換キャッシュ６０からの完了
信号によってクロック制御入力７４Ｂに示されるように
完了すれば、ＲＣＬＯＣＫ信号のパルスは停止する。こ
の態様で、置換キャッシュ６０のクロック動作は停止
し、再び電力の節約が始まり、次の置換キャッシュアク
セスまで続く。
【００４２】メモリ読出またはロード動作の間の置換キ
ャッシュアーキテクチャの動作を示すフローチャートが
図３に示される。ロード動作を実際に始める前に、置換
キャッシュ６０は、ブロック５００に示されるように置
換キャッシュ６０がクロック動作されないアイドル状態
に置かれて、電力を節約する。置換キャッシュ６０は実
際にアクセスされるまでこのアイドル電力節約状態にあ
る。ロード命令が決定ブロック５０２でデコードされる
と、ロード動作がロード動作開始ブロック５０４で始め
られる。次にブロック５０５に示されるように第１レベ
ルタグアレイがスキャンされる。より具体的には、リク
エストされた情報が命令であれば、線形命令タグアレイ
１８２がスキャンされ、一方リクエストされた情報がデ
ータであれば、線形データタグアレイ３１０がスキャン
される。リクエストされた情報のアドレスは、ブロック
５１０に示されるようにスキャンされる第１レベルタグ
と比較される。次に決定ブロック５１５でテストが行な
われ、このようなタグのいずれかがリクエストされた情
報のアドレスと一致するかどうかを判断する。リクエス
トされた情報のアドレスとスキャンされた第１レベル線
形タグとの間に一致があれば、リクエストされた情報は
適切な第１レベルストアアレイ（命令ストアアレイ１８
０またはデータストアアレイ３１２）から取込まれ、マ
イクロプロセッサコア１５に送られる。しかしながら、
このような一致がなければ、適切な物理タグアレイがブ
ロック５２５に示されるようにスキャンされる。より具
体的には、リクエストされた情報が命令であれば、物理
命令タグアレイ３９０がスキャンされ、一方リクエスト
された情報がデータであれば、物理データタグアレイ３
９２がスキャンされる。次に決定ブロック５３０でテス
トが行なわれ、リクエストされた情報のアドレスがスキ
ャンされる物理タグのいずれかに一致するかどうかを判
断する。このようなアドレス一致が見出されれば、エイ
リアス状況が存在する。このようなエイリアス状況が見
出されれば、線形タグアレイにストアされた対象の線形
タグは、ブロック５３５に示されるように物理タグアレ
イ内の物理タグに一致するリクエストの対応する新しい
線形タグで上書きされる。リクエストされた情報は次に
ブロック５４０に示されるようにマイクロプロセッサコ
ア１５に送られる。ブロック５００ないしブロック５３
０を含む上述の動作の間、置換キャッシュ６０はクロッ
ク動作されず、電力が節約されることが認められる。
ャッシュアーキテクチャの動作を示すフローチャートが
図３に示される。ロード動作を実際に始める前に、置換
キャッシュ６０は、ブロック５００に示されるように置
換キャッシュ６０がクロック動作されないアイドル状態
に置かれて、電力を節約する。置換キャッシュ６０は実
際にアクセスされるまでこのアイドル電力節約状態にあ
る。ロード命令が決定ブロック５０２でデコードされる
と、ロード動作がロード動作開始ブロック５０４で始め
られる。次にブロック５０５に示されるように第１レベ
ルタグアレイがスキャンされる。より具体的には、リク
エストされた情報が命令であれば、線形命令タグアレイ
１８２がスキャンされ、一方リクエストされた情報がデ
ータであれば、線形データタグアレイ３１０がスキャン
される。リクエストされた情報のアドレスは、ブロック
５１０に示されるようにスキャンされる第１レベルタグ
と比較される。次に決定ブロック５１５でテストが行な
われ、このようなタグのいずれかがリクエストされた情
報のアドレスと一致するかどうかを判断する。リクエス
トされた情報のアドレスとスキャンされた第１レベル線
形タグとの間に一致があれば、リクエストされた情報は
適切な第１レベルストアアレイ（命令ストアアレイ１８
０またはデータストアアレイ３１２）から取込まれ、マ
イクロプロセッサコア１５に送られる。しかしながら、
このような一致がなければ、適切な物理タグアレイがブ
ロック５２５に示されるようにスキャンされる。より具
体的には、リクエストされた情報が命令であれば、物理
命令タグアレイ３９０がスキャンされ、一方リクエスト
された情報がデータであれば、物理データタグアレイ３
９２がスキャンされる。次に決定ブロック５３０でテス
トが行なわれ、リクエストされた情報のアドレスがスキ
ャンされる物理タグのいずれかに一致するかどうかを判
断する。このようなアドレス一致が見出されれば、エイ
リアス状況が存在する。このようなエイリアス状況が見
出されれば、線形タグアレイにストアされた対象の線形
タグは、ブロック５３５に示されるように物理タグアレ
イ内の物理タグに一致するリクエストの対応する新しい
線形タグで上書きされる。リクエストされた情報は次に
ブロック５４０に示されるようにマイクロプロセッサコ
ア１５に送られる。ブロック５００ないしブロック５３
０を含む上述の動作の間、置換キャッシュ６０はクロッ
ク動作されず、電力が節約されることが認められる。
【００４３】しかしながら、決定ブロック５３０に戻っ
て、リクエストされた情報のアドレスとスキャンされた
物理タグとの間に一致がないと判断されれば、第１レベ
ルキャッシュミスが起こっている。このような第１レベ
ルキャッシュミスの際には、ブロック５４５に示される
ように統合置換キャッシュ６０のクロック動作が始ま
り、キャッシュ６０のアクセスが始まると電力が置換キ
ャッシュ６０に引出され始める。より具体的には、ブロ
ック５５０で置換タグアレイ７０がスキャンされる。決
定ブロック５５５でテストが行なわれて、読出動作にお
いてリクエストされた情報のアドレスがスキャンされた
置換タグのいずれかに一致するかどうかを判断する。こ
のような一致が見出されれば、置換キャッシュヒットが
起こっている。このような置換キャッシュヒットの際に
は、置換キャッシュ６０は、リクエストされた情報を含
む置換ストアアレイ６５内のエントリを第１レベルキャ
ッシュ３０に送り、これはブロック５６０に示されると
おりである。ブロック５６５に示されるように、送られ
たエントリは第１レベルキャッシュ３０内でこのキャッ
シュのために選択された特定のセットアソシアティブア
ドレシング方式によって決定された位置にストアされ
る。ブロック５７０に示されるように、リクエストされ
た情報は次に第１レベルキャッシュ３０からマイクロプ
ロセッサコア１５に送られる。ブロック５７５で、第１
レベルキャッシュ３０は、キャッシュ３０によって用い
られる特定の置換アルゴリズムに従って廃棄エントリを
追い出す。廃棄エントリは、ブロック５８０に示される
ようにこのキャッシュのために選択された特定のセット
アソシアティブアドレシング方式によって決定される位
置で置換キャッシュ６０にストアされる。
て、リクエストされた情報のアドレスとスキャンされた
物理タグとの間に一致がないと判断されれば、第１レベ
ルキャッシュミスが起こっている。このような第１レベ
ルキャッシュミスの際には、ブロック５４５に示される
ように統合置換キャッシュ６０のクロック動作が始ま
り、キャッシュ６０のアクセスが始まると電力が置換キ
ャッシュ６０に引出され始める。より具体的には、ブロ
ック５５０で置換タグアレイ７０がスキャンされる。決
定ブロック５５５でテストが行なわれて、読出動作にお
いてリクエストされた情報のアドレスがスキャンされた
置換タグのいずれかに一致するかどうかを判断する。こ
のような一致が見出されれば、置換キャッシュヒットが
起こっている。このような置換キャッシュヒットの際に
は、置換キャッシュ６０は、リクエストされた情報を含
む置換ストアアレイ６５内のエントリを第１レベルキャ
ッシュ３０に送り、これはブロック５６０に示されると
おりである。ブロック５６５に示されるように、送られ
たエントリは第１レベルキャッシュ３０内でこのキャッ
シュのために選択された特定のセットアソシアティブア
ドレシング方式によって決定された位置にストアされ
る。ブロック５７０に示されるように、リクエストされ
た情報は次に第１レベルキャッシュ３０からマイクロプ
ロセッサコア１５に送られる。ブロック５７５で、第１
レベルキャッシュ３０は、キャッシュ３０によって用い
られる特定の置換アルゴリズムに従って廃棄エントリを
追い出す。廃棄エントリは、ブロック５８０に示される
ようにこのキャッシュのために選択された特定のセット
アソシアティブアドレシング方式によって決定される位
置で置換キャッシュ６０にストアされる。
【００４４】しかしながら、決定ブロック５５５で置換
タグ一致が見出されなければ、ブロック５８５および５
９０に示されるように対象の読出動作のためにリクエス
トされた情報を得るために外部主メモリ５０がアクセス
される。この場合、主メモリにストアされ、かつ対象の
読出動作で求められる、このリクエストされた情報は主
メモリ情報と称する。リクエストされた情報を含む主メ
モリ５０内のエントリが、ブロック５９０で主メモリ５
０から取込まれ、ブロック５９５で第１レベルキャッシ
ュ３０に送られる。このエントリは次に、ブロック６０
０に示されるように第１レベルキャッシュ３０にストア
される。このエントリ内のリクエストされた主メモリ情
報は、ブロック６０５で第１レベルキャッシュ３０から
マイクロプロセッサコア１５に送られる。プロセスの流
れはブロック５７５に続き、ここで第１レベルキャッシ
ュは廃棄エントリを追い出し、ブロック５８０で第１レ
ベルキャッシュ３０からの廃棄エントリは置換キャッシ
ュ６０にストアされる。次にこの流れはブロック５００
のロードまたは他の動作の開始に戻る。
タグ一致が見出されなければ、ブロック５８５および５
９０に示されるように対象の読出動作のためにリクエス
トされた情報を得るために外部主メモリ５０がアクセス
される。この場合、主メモリにストアされ、かつ対象の
読出動作で求められる、このリクエストされた情報は主
メモリ情報と称する。リクエストされた情報を含む主メ
モリ５０内のエントリが、ブロック５９０で主メモリ５
０から取込まれ、ブロック５９５で第１レベルキャッシ
ュ３０に送られる。このエントリは次に、ブロック６０
０に示されるように第１レベルキャッシュ３０にストア
される。このエントリ内のリクエストされた主メモリ情
報は、ブロック６０５で第１レベルキャッシュ３０から
マイクロプロセッサコア１５に送られる。プロセスの流
れはブロック５７５に続き、ここで第１レベルキャッシ
ュは廃棄エントリを追い出し、ブロック５８０で第１レ
ベルキャッシュ３０からの廃棄エントリは置換キャッシ
ュ６０にストアされる。次にこの流れはブロック５００
のロードまたは他の動作の開始に戻る。
【００４５】上述の電力節約特徴に関して図３に示した
プロセスの流れの代わりに、置換キャッシュ６０は、キ
ャッシュ６０へのアクセスが完了した直後にアイドル状
態に戻ってもよい。すなわち、置換キャッシュ６０のク
ロック動作は、プロセスの流れがキャッシュアイドルブ
ロック５００に戻るのを待つことなく、置換キャッシュ
アクセスが完了した後停止してもよい。
プロセスの流れの代わりに、置換キャッシュ６０は、キ
ャッシュ６０へのアクセスが完了した直後にアイドル状
態に戻ってもよい。すなわち、置換キャッシュ６０のク
ロック動作は、プロセスの流れがキャッシュアイドルブ
ロック５００に戻るのを待つことなく、置換キャッシュ
アクセスが完了した後停止してもよい。
【００４６】メモリ書込またはストア動作の間の置換キ
ャッシュアーキテクチャの動作を示すフローチャートは
図４に示される。実際にストア動作を始める前に、置換
キャッシュ６０は、ブロック７００に示されるように置
換キャッシュ６０がクロック動作されないアイドル状態
に置かれる。置換キャッシュ６０がクロック動作されて
いなければ電力は節約される。置換キャッシュ６０は、
書込動作の際に実際にアクセスされるまで、このアイド
ル電力節約状態にある。ストア命令が決定ブロック７０
２でデコードされると、ストア動作はストア動作開始ブ
ロック７０４で開始される。
ャッシュアーキテクチャの動作を示すフローチャートは
図４に示される。実際にストア動作を始める前に、置換
キャッシュ６０は、ブロック７００に示されるように置
換キャッシュ６０がクロック動作されないアイドル状態
に置かれる。置換キャッシュ６０がクロック動作されて
いなければ電力は節約される。置換キャッシュ６０は、
書込動作の際に実際にアクセスされるまで、このアイド
ル電力節約状態にある。ストア命令が決定ブロック７０
２でデコードされると、ストア動作はストア動作開始ブ
ロック７０４で開始される。
【００４７】決定ブロック７０５でテストが行なわれ
て、線形タグヒットが起こっているかどうかが判断され
る。すなわち、処理中の書込動作に関連するターゲット
アドレスが第１レベル線形データタグアレイ３１０内の
線形データタグのいずれかに一致するかどうかを判断す
るためのテストが行なわれる。一致が見出されれば、対
象の書込動作のためのデータが、ブロック７１０で、書
込アドレスに関連したデータを含む第１レベルデータス
トアアレイ３１２内のエントリに書込まれる。
て、線形タグヒットが起こっているかどうかが判断され
る。すなわち、処理中の書込動作に関連するターゲット
アドレスが第１レベル線形データタグアレイ３１０内の
線形データタグのいずれかに一致するかどうかを判断す
るためのテストが行なわれる。一致が見出されれば、対
象の書込動作のためのデータが、ブロック７１０で、書
込アドレスに関連したデータを含む第１レベルデータス
トアアレイ３１２内のエントリに書込まれる。
【００４８】しかしながら、このようなタグ一致が見出
されなければ、物理データタグアレイ３９２内の物理タ
グが、ブロック７１５に示されるようにスキャンされ
る。決定ブロック７２０で、物理タグヒットが起こって
いるかどうかを判断するためのテストが行なわれる。よ
り具体的には、処理中の書込動作のターゲットアドレス
が物理データタグアレイ３９２のタグのいずれかに一致
するかどうかを判断するためのチェックが行なわれる。
このような一致が見出されれば、エイリアス状況が存在
する。エイリアスの場合、複数の線形アドレスが同じ物
理アドレスと関連している。この場合、ブロック７２５
で古い線形タグは新しい線形タグで上書きされる。処理
中の書込動作に関連するデータは、ブロック７３０で示
されるように、書込動作のターゲットアドレスに対応す
る、第１レベルデータストアアレイ３１２内のエントリ
に書込まれる。
されなければ、物理データタグアレイ３９２内の物理タ
グが、ブロック７１５に示されるようにスキャンされ
る。決定ブロック７２０で、物理タグヒットが起こって
いるかどうかを判断するためのテストが行なわれる。よ
り具体的には、処理中の書込動作のターゲットアドレス
が物理データタグアレイ３９２のタグのいずれかに一致
するかどうかを判断するためのチェックが行なわれる。
このような一致が見出されれば、エイリアス状況が存在
する。エイリアスの場合、複数の線形アドレスが同じ物
理アドレスと関連している。この場合、ブロック７２５
で古い線形タグは新しい線形タグで上書きされる。処理
中の書込動作に関連するデータは、ブロック７３０で示
されるように、書込動作のターゲットアドレスに対応す
る、第１レベルデータストアアレイ３１２内のエントリ
に書込まれる。
【００４９】しかしながら、決定ブロック７２０で物理
タグヒットがなければ、置換キャッシュ６０のクロック
動作はブロック７３２で再開され、置換タグアレイ７０
内の置換キャッシュタグがブロック７３５でスキャンさ
れる。決定ブロック７４０でテストが行なわれて、置換
タグヒットが起こっているかどうかを判断する。すなわ
ち、処理中の書込動作のターゲットアドレスが置換タグ
アレイ７０内の何らかのタグに一致するかどうかを見る
ための比較が行なわれる。このようなタグ一致がなけれ
ば、置換キャッシュミスが起こっており、ブロック７４
５で示されるように外部メモリ５０で処理中の書込動作
が実行される。しかしながら、置換タグヒットが起こっ
ていることを示す置換タグ一致があれば、処理中の書込
動作は置換キャッシュで行なわれる。これを達成するた
めに、ブロック７５０に示されるように、第１レベルキ
ャッシュ３０内で置換えられるべきエントリがまず割当
られる。次にブロック７５５で交替が行なわれ、第１レ
ベルキャッシュ３０からの置換えられたエントリが交替
する、すなわち置換キャッシュ６０内のヒットエントリ
と換えられる。すなわち、置換キャッシュ６０において
それについてヒットが起こったエントリは第１レベルデ
ータストアアレイ３１２に送られ、データストアアレイ
３１２での置換のために割当られたエントリは置換スト
アアレイ６５に送られて、そこでストアされる。置換キ
ャッシュ６０にこのように書込まれたエントリの状態
は、ブロック７６０に示されるようにモディファイドに
更新される。
タグヒットがなければ、置換キャッシュ６０のクロック
動作はブロック７３２で再開され、置換タグアレイ７０
内の置換キャッシュタグがブロック７３５でスキャンさ
れる。決定ブロック７４０でテストが行なわれて、置換
タグヒットが起こっているかどうかを判断する。すなわ
ち、処理中の書込動作のターゲットアドレスが置換タグ
アレイ７０内の何らかのタグに一致するかどうかを見る
ための比較が行なわれる。このようなタグ一致がなけれ
ば、置換キャッシュミスが起こっており、ブロック７４
５で示されるように外部メモリ５０で処理中の書込動作
が実行される。しかしながら、置換タグヒットが起こっ
ていることを示す置換タグ一致があれば、処理中の書込
動作は置換キャッシュで行なわれる。これを達成するた
めに、ブロック７５０に示されるように、第１レベルキ
ャッシュ３０内で置換えられるべきエントリがまず割当
られる。次にブロック７５５で交替が行なわれ、第１レ
ベルキャッシュ３０からの置換えられたエントリが交替
する、すなわち置換キャッシュ６０内のヒットエントリ
と換えられる。すなわち、置換キャッシュ６０において
それについてヒットが起こったエントリは第１レベルデ
ータストアアレイ３１２に送られ、データストアアレイ
３１２での置換のために割当られたエントリは置換スト
アアレイ６５に送られて、そこでストアされる。置換キ
ャッシュ６０にこのように書込まれたエントリの状態
は、ブロック７６０に示されるようにモディファイドに
更新される。
【００５０】決定ブロック７６５で前の状態がシェアー
ドだったかどうかを判断するためのテストが行なわれ
る。前の状態がシェアードでなければ、新しい状態はブ
ロック７７０に示されるようにモディファイドである。
しかしながら、前の状態がシェアードであれば、ブロッ
ク７７５に示されるようにエントリが主メモリ５０に書
込まれる。新しい状態はブロック７８０に示されるよう
に排他的であると見なされる。
ドだったかどうかを判断するためのテストが行なわれ
る。前の状態がシェアードでなければ、新しい状態はブ
ロック７７０に示されるようにモディファイドである。
しかしながら、前の状態がシェアードであれば、ブロッ
ク７７５に示されるようにエントリが主メモリ５０に書
込まれる。新しい状態はブロック７８０に示されるよう
に排他的であると見なされる。
【００５１】モディファイド、排他的、シェアードおよ
びインバリッドという言葉は、ここでは、モディファイ
ド、排他的、シェアードおよびインバリッド（バリッ
ド）ビットが特定のキャッシュブロックまたはエントリ
に関しての状態情報を与えるのに用いられる周知のＭＥ
ＳＩプロトコルに従う。
びインバリッドという言葉は、ここでは、モディファイ
ド、排他的、シェアードおよびインバリッド（バリッ
ド）ビットが特定のキャッシュブロックまたはエントリ
に関しての状態情報を与えるのに用いられる周知のＭＥ
ＳＩプロトコルに従う。
【００５２】ＩＩＩ．第１レベルおよび置換キャッシュ
動作の詳細 図２に戻って、第１レベルデータストアアレイ３１２は
マイクロプロセッサコアのロード／ストア機能ユニット
１３４、およびＩＡＤバス１０２に結合される。物理タ
グ回路１６２は、物理命令タグアレイ３９０と物理デー
タタグアレイ３９２との両方を含む。物理タグ回路１６
２は、第１レベル命令キャッシュストアアレイ１８０お
よび第１レベルデータキャッシュストアアレイ３１２の
両方とＩＡＤバス１０２を介して相互作用する。この特
定の実施例では、命令ストアアレイ１８０およびデータ
ストアアレイ３１２は双方とも線形アドレス可能なキャ
ッシュである。命令ストアアレイ１８０およびデータス
トアアレイ３１２は物理的に別個であるが、これらのキ
ャッシュアレイの双方とも同じアーキテクチャを用いて
構成される、すなわち、双方のキャッシュとも対応する
タグアレイとストアアレイを含む。
動作の詳細 図２に戻って、第１レベルデータストアアレイ３１２は
マイクロプロセッサコアのロード／ストア機能ユニット
１３４、およびＩＡＤバス１０２に結合される。物理タ
グ回路１６２は、物理命令タグアレイ３９０と物理デー
タタグアレイ３９２との両方を含む。物理タグ回路１６
２は、第１レベル命令キャッシュストアアレイ１８０お
よび第１レベルデータキャッシュストアアレイ３１２の
両方とＩＡＤバス１０２を介して相互作用する。この特
定の実施例では、命令ストアアレイ１８０およびデータ
ストアアレイ３１２は双方とも線形アドレス可能なキャ
ッシュである。命令ストアアレイ１８０およびデータス
トアアレイ３１２は物理的に別個であるが、これらのキ
ャッシュアレイの双方とも同じアーキテクチャを用いて
構成される、すなわち、双方のキャッシュとも対応する
タグアレイとストアアレイを含む。
【００５３】マイクロプロセッサ１０はまた、メモリ管
理ユニット（ＭＭＵ）１６４およびバスインタフェース
ユニット４５（ＢＩＵ）を含む。メモリ管理ユニット１
６４は、ＩＡＤバス１０２と物理タグ回路１６２とに結
合される。バスインタフェースユニット４５は、４８６
ＸＬバス等の外部マイクロプロセッサバス、ならびに物
理タグ回路１６２およびＩＡＤバス１０２に結合され
る。
理ユニット（ＭＭＵ）１６４およびバスインタフェース
ユニット４５（ＢＩＵ）を含む。メモリ管理ユニット１
６４は、ＩＡＤバス１０２と物理タグ回路１６２とに結
合される。バスインタフェースユニット４５は、４８６
ＸＬバス等の外部マイクロプロセッサバス、ならびに物
理タグ回路１６２およびＩＡＤバス１０２に結合され
る。
【００５４】マイクロプロセッサ１０は命令のシーケン
スを含むコンピュータプログラムを実行する。コンピュ
ータプログラムは典型的にはハードディスク、フロッピ
ーディスクまたはコンピュータシステム内に位置される
他の不揮発性記憶媒体にストアされる。プログラムが実
行されるとき、プログラムは、記憶媒体から主メモリ５
０にロードされ、これがバスインタフェースユニット４
５を介してマイクロプロセッサ１０によってアクセスさ
れる。プログラムの命令および関連するデータが主メモ
リ５０にあれば、個々の命令は実行に備えられ、最終的
にマイクロプロセッサ１０によって実行される。
スを含むコンピュータプログラムを実行する。コンピュ
ータプログラムは典型的にはハードディスク、フロッピ
ーディスクまたはコンピュータシステム内に位置される
他の不揮発性記憶媒体にストアされる。プログラムが実
行されるとき、プログラムは、記憶媒体から主メモリ５
０にロードされ、これがバスインタフェースユニット４
５を介してマイクロプロセッサ１０によってアクセスさ
れる。プログラムの命令および関連するデータが主メモ
リ５０にあれば、個々の命令は実行に備えられ、最終的
にマイクロプロセッサ１０によって実行される。
【００５５】主メモリ５０にストアされた後、命令はバ
スインタフェースユニット４５を介して第１レベル命令
ストアアレイ１８０に渡され、ここで命令は一時的に保
持される。命令デコーダ１０８は命令キャッシュ１０４
から命令を受取る。命令デコーダ１０８は命令を調べ
て、取るべき適切な動作を決定する。たとえば、デコー
ダ１０８は特定の命令がＰＵＳＨ、ＰＯＰ、ＬＯＡＤ、
ＡＮＤ、ＯＲ、ＥＸ ＯＲ、ＡＤＤ、ＳＵＢ、ＮＯＰ、
ＪＵＭＰ、条件付きＪＵＭＰ（ＢＲＡＮＣＨ）である
か、または他の命令であるかどうかを判断し得る。デコ
ーダ１０８が判断した、どの特定のタイプの命令が存在
するかに依存して、マイクロプロセッサコア１５のその
タイプのための適切な機能ユニットに命令が発行され
る。
スインタフェースユニット４５を介して第１レベル命令
ストアアレイ１８０に渡され、ここで命令は一時的に保
持される。命令デコーダ１０８は命令キャッシュ１０４
から命令を受取る。命令デコーダ１０８は命令を調べ
て、取るべき適切な動作を決定する。たとえば、デコー
ダ１０８は特定の命令がＰＵＳＨ、ＰＯＰ、ＬＯＡＤ、
ＡＮＤ、ＯＲ、ＥＸ ＯＲ、ＡＤＤ、ＳＵＢ、ＮＯＰ、
ＪＵＭＰ、条件付きＪＵＭＰ（ＢＲＡＮＣＨ）である
か、または他の命令であるかどうかを判断し得る。デコ
ーダ１０８が判断した、どの特定のタイプの命令が存在
するかに依存して、マイクロプロセッサコア１５のその
タイプのための適切な機能ユニットに命令が発行され
る。
【００５６】図５を参照して、命令キャッシュ１０４が
より詳細に示される。命令キャッシュ１０４は線形にア
ドレスされる、１６Ｋバイト４ウェイセットアソシアテ
ィブキャッシュである。各セットは２５６のエントリを
含み、各エントリは１６バイトの命令ブロックおよび線
形アドレスタグを含む。命令キャッシュ１０４は、キャ
ッシュコントローラ１７０、アドレス回路１７２、線形
命令タグアレイ１８２、および命令ストアアレイ１８０
を含む。キャッシュコントローラ１７０は、命令キャッ
シュ１０４の種々の動作を調整するための制御信号を与
える。アドレス回路１７２は、マイクロプロセッサコア
１５から受取られる論理ターゲットプログラムカウンタ
（ＬＯＧＩＣＡＬ ＰＣ）に基づいて線形フェッチプロ
グラムカウンタ（ＦＥＴＣＨ ＰＣ）を発生する。アド
レス回路１７２はまた、外部メモリからのプリフェッチ
命令に関連するＸ８６保護チェックおよびアドレス生成
を行なう。現在のＦＥＴＣＨ ＰＣ値に基づいて、その
値に関連する主メモリアドレスに対応する命令が、マイ
クロプロセッサコア１５がメモリ内のプログラムを実行
するに当たってその命令を進める際に、主メモリ５０か
ら連続的にフェッチされる。すなわち、命令はＦＥＴＣ
Ｈ ＰＣの前進によって、マイクロプロセッサコア１５
に実際に取込まれる前に、主メモリからプリフェッチさ
れ、命令ストアアレイ１８０にストアされる。アドレス
回路１７２は論理アドレスと線形アドレスとの間で変換
するための変換回路として機能する。命令キャッシュ１
０４はＩＡＤバス１０２を介して受取った命令をストア
する。マイクロプロセッサ１０が置換キャッシュ６０お
よび第１レベルキャッシュ３０のキャッシュミスの際等
に主メモリ５０にアクセスすると、主メモリからのアク
セスされたエントリは、マイクロプロセッサコア１５が
後に必要とする場合に備えて第１レベルキャッシュ３０
にストアされる。ＦＥＴＣＨ ＰＣ値は、連続する命令
が主メモリから取込まれて第１レベルキャッシュ３０に
ストアされると増分され、前進し続ける。
より詳細に示される。命令キャッシュ１０４は線形にア
ドレスされる、１６Ｋバイト４ウェイセットアソシアテ
ィブキャッシュである。各セットは２５６のエントリを
含み、各エントリは１６バイトの命令ブロックおよび線
形アドレスタグを含む。命令キャッシュ１０４は、キャ
ッシュコントローラ１７０、アドレス回路１７２、線形
命令タグアレイ１８２、および命令ストアアレイ１８０
を含む。キャッシュコントローラ１７０は、命令キャッ
シュ１０４の種々の動作を調整するための制御信号を与
える。アドレス回路１７２は、マイクロプロセッサコア
１５から受取られる論理ターゲットプログラムカウンタ
（ＬＯＧＩＣＡＬ ＰＣ）に基づいて線形フェッチプロ
グラムカウンタ（ＦＥＴＣＨ ＰＣ）を発生する。アド
レス回路１７２はまた、外部メモリからのプリフェッチ
命令に関連するＸ８６保護チェックおよびアドレス生成
を行なう。現在のＦＥＴＣＨ ＰＣ値に基づいて、その
値に関連する主メモリアドレスに対応する命令が、マイ
クロプロセッサコア１５がメモリ内のプログラムを実行
するに当たってその命令を進める際に、主メモリ５０か
ら連続的にフェッチされる。すなわち、命令はＦＥＴＣ
Ｈ ＰＣの前進によって、マイクロプロセッサコア１５
に実際に取込まれる前に、主メモリからプリフェッチさ
れ、命令ストアアレイ１８０にストアされる。アドレス
回路１７２は論理アドレスと線形アドレスとの間で変換
するための変換回路として機能する。命令キャッシュ１
０４はＩＡＤバス１０２を介して受取った命令をストア
する。マイクロプロセッサ１０が置換キャッシュ６０お
よび第１レベルキャッシュ３０のキャッシュミスの際等
に主メモリ５０にアクセスすると、主メモリからのアク
セスされたエントリは、マイクロプロセッサコア１５が
後に必要とする場合に備えて第１レベルキャッシュ３０
にストアされる。ＦＥＴＣＨ ＰＣ値は、連続する命令
が主メモリから取込まれて第１レベルキャッシュ３０に
ストアされると増分され、前進し続ける。
【００５７】命令キャッシュ１０４は２つの主アレイ、
すなわち命令キャッシュストアアレイ１８０および線形
タグアレイ１８２に構成される。命令キャッシュストア
アレイ１８０は１６バイトのラインすなわちエントリを
ストアする。線形タグアレイ１８２は命令に対応する線
形アドレスタグをストアする。これらのアレイの各々
は、アドレス回路１７２によって与えられる線形ＦＥＴ
ＣＨ ＰＣアドレスによってアドレスされる。
すなわち命令キャッシュストアアレイ１８０および線形
タグアレイ１８２に構成される。命令キャッシュストア
アレイ１８０は１６バイトのラインすなわちエントリを
ストアする。線形タグアレイ１８２は命令に対応する線
形アドレスタグをストアする。これらのアレイの各々
は、アドレス回路１７２によって与えられる線形ＦＥＴ
ＣＨ ＰＣアドレスによってアドレスされる。
【００５８】図６を参照して、線形ＦＥＴＣＨ ＰＣア
ドレス１８６の上位ビットは、線形タグアレイ１８２内
にストアされたタグと比較される。これらのビットはエ
ントリが命令ストアアレイ１８０内にストアされると線
形タグとしてストアされる。ＦＥＴＣＨ ＰＣアドレス
１８６の中位ビットは、アレイ内のブロックにアドレス
し、アレイのブロックからエントリを取込むのに用いら
れるキャッシュインデックスを与える。下位ビットは命
令ストアアレイ１８０内にストアされた命令ブロックの
ＢＹＴＥ０からの、取込まれたエントリにおけるオフセ
ットを与え、このようにしてＦＥＴＣＨ ＰＣアドレス
によってアドレスされた実際のバイトにアクセスする。
ドレス１８６の上位ビットは、線形タグアレイ１８２内
にストアされたタグと比較される。これらのビットはエ
ントリが命令ストアアレイ１８０内にストアされると線
形タグとしてストアされる。ＦＥＴＣＨ ＰＣアドレス
１８６の中位ビットは、アレイ内のブロックにアドレス
し、アレイのブロックからエントリを取込むのに用いら
れるキャッシュインデックスを与える。下位ビットは命
令ストアアレイ１８０内にストアされた命令ブロックの
ＢＹＴＥ０からの、取込まれたエントリにおけるオフセ
ットを与え、このようにしてＦＥＴＣＨ ＰＣアドレス
によってアドレスされた実際のバイトにアクセスする。
【００５９】キャッシュ１０４の命令キャッシュエント
リ１８８は、線形アドレスタグエントリ１９０と命令エ
ントリ１９２とを含む。命令エントリ１９２は１６バイ
ト（ＩＢＹＴＥ０−ＩＢＹＴＥ１５）の命令のブロック
を含む。線形アドレスタグエントリ１９０は、線形タグ
値（ＬＴＡＧ）、線形タグ有効ビット（ＴＶ）、１６バ
イト有効ビット（ＢＶ０−ＢＶ１５）および有効物理変
換ビット（Ｐ）を含む。線形ＦＥＴＣＨ ＰＣアドレス
の上位２０ビットに対応する線形タグ値は、対応するス
トアアレイエントリにストアされたブロックの線形ブロ
ックフレームアドレスを示す。線形タグ有効値は線形タ
グ値が有効であるかどうかを示す。各バイト有効ビット
は、１６バイト命令エントリの対応するバイトが有効で
あるかどうかを示す。有効物理変換ビットは、エントリ
がうまく物理タグヒットを与えるかどうかを示す。
リ１８８は、線形アドレスタグエントリ１９０と命令エ
ントリ１９２とを含む。命令エントリ１９２は１６バイ
ト（ＩＢＹＴＥ０−ＩＢＹＴＥ１５）の命令のブロック
を含む。線形アドレスタグエントリ１９０は、線形タグ
値（ＬＴＡＧ）、線形タグ有効ビット（ＴＶ）、１６バ
イト有効ビット（ＢＶ０−ＢＶ１５）および有効物理変
換ビット（Ｐ）を含む。線形ＦＥＴＣＨ ＰＣアドレス
の上位２０ビットに対応する線形タグ値は、対応するス
トアアレイエントリにストアされたブロックの線形ブロ
ックフレームアドレスを示す。線形タグ有効値は線形タ
グ値が有効であるかどうかを示す。各バイト有効ビット
は、１６バイト命令エントリの対応するバイトが有効で
あるかどうかを示す。有効物理変換ビットは、エントリ
がうまく物理タグヒットを与えるかどうかを示す。
【００６０】図７を参照して、線形アドレス可能な命令
キャッシュ１０４の線形命令タグアレイ１８２および命
令ストアアレイ１８０が詳細に示される。命令キャッシ
ュ１０４は分割命令−データ第１レベルキャッシュ３０
の一部であることを思い起こされたい。命令キャッシュ
１０４は、命令キャッシュ１０４の４つのセットに対応
する４つの４Ｋバイト列、すなわち列０、列１、列２お
よび列３に構成される。命令ストアアレイ１８０はマル
チプレクサ（ＭＵＸ）回路２０６と４つの別個のストア
アレイである、列０ストアアレイ２００、列１ストアア
レイ２０１、列２ストアアレイ２０２および列３ストア
アレイ２０３とを含む。マルチプレクサ２０６は、線形
タグアレイにストアされた線形タグ値との一致があった
かどうかを示す列ヒット指示制御信号を線形タグアレイ
１８２から受取り、出力としてストアアレイの列の１つ
にストアされた命令を与える。
キャッシュ１０４の線形命令タグアレイ１８２および命
令ストアアレイ１８０が詳細に示される。命令キャッシ
ュ１０４は分割命令−データ第１レベルキャッシュ３０
の一部であることを思い起こされたい。命令キャッシュ
１０４は、命令キャッシュ１０４の４つのセットに対応
する４つの４Ｋバイト列、すなわち列０、列１、列２お
よび列３に構成される。命令ストアアレイ１８０はマル
チプレクサ（ＭＵＸ）回路２０６と４つの別個のストア
アレイである、列０ストアアレイ２００、列１ストアア
レイ２０１、列２ストアアレイ２０２および列３ストア
アレイ２０３とを含む。マルチプレクサ２０６は、線形
タグアレイにストアされた線形タグ値との一致があった
かどうかを示す列ヒット指示制御信号を線形タグアレイ
１８２から受取り、出力としてストアアレイの列の１つ
にストアされた命令を与える。
【００６１】アドレスタグアレイ１８２は列０−３に対
応する線形タグアレイ２１０−２１３を含む。線形タグ
アレイ２１０−２１３は、ストアアレイ２００−２０３
と同じセットおよびブロック構成で組織される。線形タ
グアレイ２１０−２１３の各々は、それぞれのストアア
レイ２００−２０３のエントリに対応する複数の線形タ
グエントリを含む。各線形タグアレイは、それぞれの列
ヒット指示信号（ＣＯＬ ＨＩＴ０−ＣＯＬ ＨＩＴ
３）を与えるそれぞれの比較回路２２０−２２３と結合
される。したがって、命令キャッシュ１０４の各列はス
トアアレイ、線形タグアレイおよび比較回路を含む。ス
トアアレイ２００−２０３、アドレスタグアレイ２１０
−２１３、および比較回路２２０−２２３はすべて、ア
ドレス回路１７２から線形アドレスＦＥＴＣＨ ＰＣを
受取る。
応する線形タグアレイ２１０−２１３を含む。線形タグ
アレイ２１０−２１３は、ストアアレイ２００−２０３
と同じセットおよびブロック構成で組織される。線形タ
グアレイ２１０−２１３の各々は、それぞれのストアア
レイ２００−２０３のエントリに対応する複数の線形タ
グエントリを含む。各線形タグアレイは、それぞれの列
ヒット指示信号（ＣＯＬ ＨＩＴ０−ＣＯＬ ＨＩＴ
３）を与えるそれぞれの比較回路２２０−２２３と結合
される。したがって、命令キャッシュ１０４の各列はス
トアアレイ、線形タグアレイおよび比較回路を含む。ス
トアアレイ２００−２０３、アドレスタグアレイ２１０
−２１３、および比較回路２２０−２２３はすべて、ア
ドレス回路１７２から線形アドレスＦＥＴＣＨ ＰＣを
受取る。
【００６２】図８を参照して、この発明に関したデータ
キャッシュ１５０の説明が与えられる。データキャッシ
ュ１５０は線形にアドレスされる８Ｋバイト４ウェイセ
ットアソシアティブキャッシュである。データ１５０の
各組は１２８のエントリを含み、各エントリは１６バイ
トの情報のブロックを含む。（データキャッシュ１５０
として１６Ｋバイト４ウェイセットアソシアティブキャ
ッシュが用いられれば、データキャッシュ１５０の各組
は２５６のエントリを含むことに注目されたい。）デー
タキャッシュ１５０は、データキャッシュコントローラ
３００、データストアアレイ３１２、および線形データ
タグアレイ３１０を含む。データキャッシュコントロー
ラ３００はデータキャッシュ１５０の種々の動作を調整
するための制御信号を与える。データキャッシュコント
ローラ３００は、ＩＡＤバス１０２から、およびロード
ストアセクション１３４から制御信号（ＣＯＮＴＲＯ
Ｌ）を受取り、データキャッシュコントローラ３００は
キャッシュアレイ３０４に制御信号を与える。データス
トアアレイ３１２はブロックでデータをストアし、特定
のブロックがアドレスされるとそのデータのブロックを
与える。データストアアレイ３１２はまたＩＡＤバス１
０２と結合され、キャッシュコントローラ３００からの
制御信号に加えて、データストアアレイ３１２はロード
ストアセクション１３４からデータ信号およびアドレス
信号を受取る。
キャッシュ１５０の説明が与えられる。データキャッシ
ュ１５０は線形にアドレスされる８Ｋバイト４ウェイセ
ットアソシアティブキャッシュである。データ１５０の
各組は１２８のエントリを含み、各エントリは１６バイ
トの情報のブロックを含む。（データキャッシュ１５０
として１６Ｋバイト４ウェイセットアソシアティブキャ
ッシュが用いられれば、データキャッシュ１５０の各組
は２５６のエントリを含むことに注目されたい。）デー
タキャッシュ１５０は、データキャッシュコントローラ
３００、データストアアレイ３１２、および線形データ
タグアレイ３１０を含む。データキャッシュコントロー
ラ３００はデータキャッシュ１５０の種々の動作を調整
するための制御信号を与える。データキャッシュコント
ローラ３００は、ＩＡＤバス１０２から、およびロード
ストアセクション１３４から制御信号（ＣＯＮＴＲＯ
Ｌ）を受取り、データキャッシュコントローラ３００は
キャッシュアレイ３０４に制御信号を与える。データス
トアアレイ３１２はブロックでデータをストアし、特定
のブロックがアドレスされるとそのデータのブロックを
与える。データストアアレイ３１２はまたＩＡＤバス１
０２と結合され、キャッシュコントローラ３００からの
制御信号に加えて、データストアアレイ３１２はロード
ストアセクション１３４からデータ信号およびアドレス
信号を受取る。
【００６３】データキャッシュ１５０はデータストアア
レイ３１２および線形データタグ回路３１０の２つのア
レイに構成される。データキャッシュアレイ３１２はロ
ード／ストア機能ユニット１３４と、２つのデータ信号
（ＤＡＴＡ Ａ、ＤＡＴＡＢ）を受け渡す。線形データ
タグアレイ３１０はロード／ストア機能ユニット１３４
によって与えられた２つの線形アドレス（ＡＤＤＲ
Ａ、ＡＤＤＲ Ｂ）によってアドレスされ、２つの線形
アドレスもまたデータストアアレイ３１２に与えられ
る。したがって、データキャッシュ１５０はデュアルポ
ートメモリアレイであり、両方のポートがロード／スト
ア機能ユニット１３４と結合されて２つのデータ値が同
時に書込まれる、または読出されることを可能にする。
データストアアレイ３１２はまた線形タグアレイ３１０
から制御信号を受取る。
レイ３１２および線形データタグ回路３１０の２つのア
レイに構成される。データキャッシュアレイ３１２はロ
ード／ストア機能ユニット１３４と、２つのデータ信号
（ＤＡＴＡ Ａ、ＤＡＴＡＢ）を受け渡す。線形データ
タグアレイ３１０はロード／ストア機能ユニット１３４
によって与えられた２つの線形アドレス（ＡＤＤＲ
Ａ、ＡＤＤＲ Ｂ）によってアドレスされ、２つの線形
アドレスもまたデータストアアレイ３１２に与えられ
る。したがって、データキャッシュ１５０はデュアルポ
ートメモリアレイであり、両方のポートがロード／スト
ア機能ユニット１３４と結合されて２つのデータ値が同
時に書込まれる、または読出されることを可能にする。
データストアアレイ３１２はまた線形タグアレイ３１０
から制御信号を受取る。
【００６４】図９を参照して、各線形アドレス３１９の
中位ビットは、線形タグアレイの各列内のブロックにア
ドレスして各ストアアレイからエントリを取込むのに用
いられるキャッシュブロックインデックス（ＩＮＤＥ
Ｘ）を与える。各線形アドレスの上位ビットは線形タグ
アレイ３１０の各列の線形データタグと比較され、キャ
ッシュブロックインデックスによってアクセスされる列
の１つを選択する。各線形アドレスの下位ビットは、線
形アドレスによってアドレスされた実際のバイトにアク
セスするための取込まれたエントリへのオフセット（Ｏ
ＦＦ）を与える。
中位ビットは、線形タグアレイの各列内のブロックにア
ドレスして各ストアアレイからエントリを取込むのに用
いられるキャッシュブロックインデックス（ＩＮＤＥ
Ｘ）を与える。各線形アドレスの上位ビットは線形タグ
アレイ３１０の各列の線形データタグと比較され、キャ
ッシュブロックインデックスによってアクセスされる列
の１つを選択する。各線形アドレスの下位ビットは、線
形アドレスによってアドレスされた実際のバイトにアク
セスするための取込まれたエントリへのオフセット（Ｏ
ＦＦ）を与える。
【００６５】データキャッシュ１５０のデータキャッシ
ュエントリ３２０は、線形アドレスタグエントリ３２４
およびデータエントリ３２２を含む。データエントリ３
２２は、１６バイト（ＤＢＹＴＥ０−ＤＢＹＴＥ１５）
のデータのブロックを含む。データ線形アドレスタグエ
ントリ３２４は、データ線形タグ値（ＤＴＡＧ）、線形
タグ有効ビット（ＴＶ）、データ有効ビット（ＤＶ）、
および有効物理変換ビット（Ｐ）を含む。線形アドレス
の上位２１ビットに対応するデータ線形タグ値は、対応
するストアアレイエントリにストアされたブロックの線
形ブロックフレームアドレスを示す。線形タグ有効ビッ
トは線形タグが有効であるかどうかを示す。データ有効
ビットは、ストアアレイ内の対応するエントリが有効で
あるかどうかを示す。有効物理変換ビットは、エントリ
がうまく物理タグヒットを与えるかどうかを示す。
ュエントリ３２０は、線形アドレスタグエントリ３２４
およびデータエントリ３２２を含む。データエントリ３
２２は、１６バイト（ＤＢＹＴＥ０−ＤＢＹＴＥ１５）
のデータのブロックを含む。データ線形アドレスタグエ
ントリ３２４は、データ線形タグ値（ＤＴＡＧ）、線形
タグ有効ビット（ＴＶ）、データ有効ビット（ＤＶ）、
および有効物理変換ビット（Ｐ）を含む。線形アドレス
の上位２１ビットに対応するデータ線形タグ値は、対応
するストアアレイエントリにストアされたブロックの線
形ブロックフレームアドレスを示す。線形タグ有効ビッ
トは線形タグが有効であるかどうかを示す。データ有効
ビットは、ストアアレイ内の対応するエントリが有効で
あるかどうかを示す。有効物理変換ビットは、エントリ
がうまく物理タグヒットを与えるかどうかを示す。
【００６６】図１０を参照して、線形にアドレス可能な
データキャッシュ１５０の線形データタグアレイ３１０
およびデータストアアレイ３１２が示される。データキ
ャッシュ１５０は４つの２Ｋバイト列、すなわち列０、
列１、列２、および列３に構成される。線形データタグ
アレイ３１０およびデータストアアレイ３１２の構成
は、線形命令タグアレイ１８２および命令ストアアレイ
１８０と類似しているが、線形データタグアレイ３１０
は２つの線形アドレス（ＡＤＤＲ Ａ、ＡＤＤＲＢ）を
同時に受取り、データストアアレイ３１２は２つのデー
タ信号（ＤＡＴＡ Ａ、ＤＡＴＡ Ｂ）を同時に受取
り、与える。すなわちデータキャッシュ１５０はデュア
ルポートデータキャッシュとして機能する。
データキャッシュ１５０の線形データタグアレイ３１０
およびデータストアアレイ３１２が示される。データキ
ャッシュ１５０は４つの２Ｋバイト列、すなわち列０、
列１、列２、および列３に構成される。線形データタグ
アレイ３１０およびデータストアアレイ３１２の構成
は、線形命令タグアレイ１８２および命令ストアアレイ
１８０と類似しているが、線形データタグアレイ３１０
は２つの線形アドレス（ＡＤＤＲ Ａ、ＡＤＤＲＢ）を
同時に受取り、データストアアレイ３１２は２つのデー
タ信号（ＤＡＴＡ Ａ、ＤＡＴＡ Ｂ）を同時に受取
り、与える。すなわちデータキャッシュ１５０はデュア
ルポートデータキャッシュとして機能する。
【００６７】データストアアレイ３１２は４つの別個の
データストアアレイ、列０ストアアレイ３５０、列１ス
トアアレイ３５１、列２ストアアレイ３５２、および列
３ストアアレイ３５３とマルチプレクサ（ＭＵＸ）回路
３６０とを含む。マルチプレクサ３６０は、それぞれの
線形タグアレイにストアされた線形タグ値との一致があ
るかどうかを示す制御信号を線形データタグアレイ３１
０から受取る。マルチプレクサ３６０はデータを受取
り、ストアアレイ３５０−３５３に与え、マルチプレク
サ３６０はまた、データをＩＡＤバス１０２およびロー
ド／ストア機能ユニット１３４に与える。
データストアアレイ、列０ストアアレイ３５０、列１ス
トアアレイ３５１、列２ストアアレイ３５２、および列
３ストアアレイ３５３とマルチプレクサ（ＭＵＸ）回路
３６０とを含む。マルチプレクサ３６０は、それぞれの
線形タグアレイにストアされた線形タグ値との一致があ
るかどうかを示す制御信号を線形データタグアレイ３１
０から受取る。マルチプレクサ３６０はデータを受取
り、ストアアレイ３５０−３５３に与え、マルチプレク
サ３６０はまた、データをＩＡＤバス１０２およびロー
ド／ストア機能ユニット１３４に与える。
【００６８】線形タグアレイ回路３１０は列０−３に対
応する線形タグアレイ３７０−３７３を含む。各線形タ
グアレイは対応する比較回路３７４−３７７と結合され
る。したがって、データキャッシュ１５０の各列は、ス
トアアレイ、線形タグアレイおよび比較回路を含む。ス
トアアレイ３５０−３５３、アドレスタグアレイ３７０
−３７３、および比較回路３７４−３７７はすべて、線
形アドレスＡＤＤＲＡ、ＡＤＤＲ Ｂをロード／ストア
機能ユニット１３４から受取る。
応する線形タグアレイ３７０−３７３を含む。各線形タ
グアレイは対応する比較回路３７４−３７７と結合され
る。したがって、データキャッシュ１５０の各列は、ス
トアアレイ、線形タグアレイおよび比較回路を含む。ス
トアアレイ３５０−３５３、アドレスタグアレイ３７０
−３７３、および比較回路３７４−３７７はすべて、線
形アドレスＡＤＤＲＡ、ＡＤＤＲ Ｂをロード／ストア
機能ユニット１３４から受取る。
【００６９】図１１を参照して、物理タグ回路１６２は
命令物理タグアレイ部分３９０とデータ物理タグアレイ
部分３９２とを含む。命令物理タグアレイ部分３９０
は、複数の命令物理タグアレイ４００、４０１、４０
２、４０３と、複数の命令比較回路４０４、４０５、４
０６、４０７を含む。データ物理タグアレイ部分は、複
数のデータ物理タグアレイ４０８、４０９、４１０、４
１１と、複数の対応するデータ比較回路４１２、４１
３、４１４、４１５とを含む。命令物理タグアレイ４０
０−４０３は命令キャッシュ１０４の列０−３に対応す
る。データ物理タグアレイ４０８−４１１はデータキャ
ッシュ１５０の列０−３に対応する。
命令物理タグアレイ部分３９０とデータ物理タグアレイ
部分３９２とを含む。命令物理タグアレイ部分３９０
は、複数の命令物理タグアレイ４００、４０１、４０
２、４０３と、複数の命令比較回路４０４、４０５、４
０６、４０７を含む。データ物理タグアレイ部分は、複
数のデータ物理タグアレイ４０８、４０９、４１０、４
１１と、複数の対応するデータ比較回路４１２、４１
３、４１４、４１５とを含む。命令物理タグアレイ４０
０−４０３は命令キャッシュ１０４の列０−３に対応す
る。データ物理タグアレイ４０８−４１１はデータキャ
ッシュ１５０の列０−３に対応する。
【００７０】命令物理タグアレイ４００−４０３は、バ
スインタフェースユニット４５によって与えられた物理
アドレスの最下位ビットを受取り、それぞれの物理タグ
を比較回路４０４−４０７に与え、これらはまた同じ物
理アドレスの最上位ビットを受取る。比較回路４０４−
４０７は命令ストアアレイ１８０にそれぞれの命令列ヒ
ット指示信号（ＩＨＩＴ Ｃ０−ＩＨＩＴ Ｃ３）を与
える。これらの命令列ヒット指示信号は、どの列ストア
アレイが出力命令を与えるかを制御するためにマルチプ
レクサ２０６のＨＩＴ ＣＯＬ入力（図７参照）に与え
られる。
スインタフェースユニット４５によって与えられた物理
アドレスの最下位ビットを受取り、それぞれの物理タグ
を比較回路４０４−４０７に与え、これらはまた同じ物
理アドレスの最上位ビットを受取る。比較回路４０４−
４０７は命令ストアアレイ１８０にそれぞれの命令列ヒ
ット指示信号（ＩＨＩＴ Ｃ０−ＩＨＩＴ Ｃ３）を与
える。これらの命令列ヒット指示信号は、どの列ストア
アレイが出力命令を与えるかを制御するためにマルチプ
レクサ２０６のＨＩＴ ＣＯＬ入力（図７参照）に与え
られる。
【００７１】データ物理タグアレイ４０８−４１１は、
バスインタフェースユニット４５から与えられた物理ア
ドレスの最下位ビットを受取り、それぞれのデータ物理
タグを比較回路４１２−４１５に与え、これらはまた同
じ物理アドレスの最上位ビットも受取る。比較回路４１
２−４１５は、それぞれのデータ列ヒット指示信号（Ｄ
ＨＩＴ Ｃ０−ＤＨＩＴ Ｃ３）をデータストアアレイ
３１２に与える。これらのデータ列ヒット指示信号は、
どの列ストアアレイが出力命令を与えるかを制御するた
めにマルチプレクサ３６０のＨＩＴ ＣＯＬ Ａ入力
（図１０参照）に与える。
バスインタフェースユニット４５から与えられた物理ア
ドレスの最下位ビットを受取り、それぞれのデータ物理
タグを比較回路４１２−４１５に与え、これらはまた同
じ物理アドレスの最上位ビットも受取る。比較回路４１
２−４１５は、それぞれのデータ列ヒット指示信号（Ｄ
ＨＩＴ Ｃ０−ＤＨＩＴ Ｃ３）をデータストアアレイ
３１２に与える。これらのデータ列ヒット指示信号は、
どの列ストアアレイが出力命令を与えるかを制御するた
めにマルチプレクサ３６０のＨＩＴ ＣＯＬ Ａ入力
（図１０参照）に与える。
【００７２】ストアアレイから別個にアクセスされた物
理タグアレイを与えることによって、キャッシュ１５０
は、ストアアレイ３５０−３５３にアクセスする必要が
なく、ゆえにこれらのアレイにアクセスするのに必要な
電力を与える必要も、バス監視動作の間に物理タグにア
クセスする必要もないので、より効率的である。さら
に、線形−物理アドレス変換経路がこの速度経路の一部
ではないのでさらに効率が上がる。これは、線形タグの
みがマイクロプロセッサコアから直接アクセスされるた
めである。
理タグアレイを与えることによって、キャッシュ１５０
は、ストアアレイ３５０−３５３にアクセスする必要が
なく、ゆえにこれらのアレイにアクセスするのに必要な
電力を与える必要も、バス監視動作の間に物理タグにア
クセスする必要もないので、より効率的である。さら
に、線形−物理アドレス変換経路がこの速度経路の一部
ではないのでさらに効率が上がる。これは、線形タグの
みがマイクロプロセッサコアから直接アクセスされるた
めである。
【００７３】図６、９、１１および１３を参照して、物
理タグアレイ４００−４０３、４０８−４１１は、それ
らの対応する線形タグアレイと同じセットおよびブロッ
クの関係で構成される。すなわち、命令物理タグアレイ
４００、４０１、４０２、４０３は各々、命令キャッシ
ュ１０４の命令線形タグアレイ２１０、２１１、２１
２、２１３のエントリに対応する複数の命令物理タグエ
ントリを含み、データ物理タグアレイ４０８、４０９、
４１０、４１１は、データキャッシュ１５０の線形デー
タタグアレイ３７０、３７１、３７２、３７３のエント
リに対応する複数のデータ物理タグエントリを含む。し
たがって、各命令物理タグエントリ４１６は、概念的に
は命令エントリ１８８の一部として含まれ、各データ物
理タグエントリ４１７は概念的にはデータエントリ３２
０の一部として含まれる。
理タグアレイ４００−４０３、４０８−４１１は、それ
らの対応する線形タグアレイと同じセットおよびブロッ
クの関係で構成される。すなわち、命令物理タグアレイ
４００、４０１、４０２、４０３は各々、命令キャッシ
ュ１０４の命令線形タグアレイ２１０、２１１、２１
２、２１３のエントリに対応する複数の命令物理タグエ
ントリを含み、データ物理タグアレイ４０８、４０９、
４１０、４１１は、データキャッシュ１５０の線形デー
タタグアレイ３７０、３７１、３７２、３７３のエント
リに対応する複数のデータ物理タグエントリを含む。し
たがって、各命令物理タグエントリ４１６は、概念的に
は命令エントリ１８８の一部として含まれ、各データ物
理タグエントリ４１７は概念的にはデータエントリ３２
０の一部として含まれる。
【００７４】図１３に示されるように、各物理タグエン
トリ４１６、４１７は、物理タグ値（ＰＴＡＧ）、物理
タグ有効ビット（ＰＶ）、およびシェアードビット
（Ｓ）を含む。さらに、各データ物理タグエントリ４１
７は、モディファイドビット（Ｍ）、キャッシュディス
エーブルビット（ＣＤ）およびライトスルービット（Ｗ
Ｔ）を含む。物理タグ値は、対応するストアアレイの対
応するエントリにストアされた情報に対応する物理アド
レス４１８の線形アドレスからの変換の後の物理アドレ
スを示す。物理タグ有効ビットは、対応するストアアレ
イの対応するエントリが有効情報を含むかどうかを示
す。シェアードビットは、プロセッサ１００がその一部
であるコンピュータシステム内のどこかで別のキャッシ
ュが同じデータを有するかどうかを示す。モディファイ
ドビットは、ストアアレイにストアされたデータが変更
されたかどうか（すなわち書込まれたかどうか）、およ
びしたがってキャッシュの外部にストアされた対応のデ
ータと矛盾がないかどうかを示す。キャッシュディスエ
ーブルビットは、この特定のエントリがキャッシュ不能
化されているかどうか、すなわちそのそれぞれのキャッ
シュにストアされ得ないかどうかを示す。ライトスルー
ビットは、エントリがキャッシュに書込まれるときにそ
のエントリの対応する外部メモリ位置にも書込まれるべ
きであることを示す。
トリ４１６、４１７は、物理タグ値（ＰＴＡＧ）、物理
タグ有効ビット（ＰＶ）、およびシェアードビット
（Ｓ）を含む。さらに、各データ物理タグエントリ４１
７は、モディファイドビット（Ｍ）、キャッシュディス
エーブルビット（ＣＤ）およびライトスルービット（Ｗ
Ｔ）を含む。物理タグ値は、対応するストアアレイの対
応するエントリにストアされた情報に対応する物理アド
レス４１８の線形アドレスからの変換の後の物理アドレ
スを示す。物理タグ有効ビットは、対応するストアアレ
イの対応するエントリが有効情報を含むかどうかを示
す。シェアードビットは、プロセッサ１００がその一部
であるコンピュータシステム内のどこかで別のキャッシ
ュが同じデータを有するかどうかを示す。モディファイ
ドビットは、ストアアレイにストアされたデータが変更
されたかどうか（すなわち書込まれたかどうか）、およ
びしたがってキャッシュの外部にストアされた対応のデ
ータと矛盾がないかどうかを示す。キャッシュディスエ
ーブルビットは、この特定のエントリがキャッシュ不能
化されているかどうか、すなわちそのそれぞれのキャッ
シュにストアされ得ないかどうかを示す。ライトスルー
ビットは、エントリがキャッシュに書込まれるときにそ
のエントリの対応する外部メモリ位置にも書込まれるべ
きであることを示す。
【００７５】図１２を参照して、メモリ管理ユニット１
６４は、ＴＬＢアレイ４２０およびＴＬＢ比較回路４２
２を含む。ＴＬＢアレイ４２０は４ウェイセットアソシ
アティブキャッシュとして構成される。各セットは３２
のエントリを含み、全部で１２８のＴＬＢエントリを与
える。メモリ管理ユニット１６４は、線形アドレスと物
理アドレスとの間で変換するための変換回路として機能
する。
６４は、ＴＬＢアレイ４２０およびＴＬＢ比較回路４２
２を含む。ＴＬＢアレイ４２０は４ウェイセットアソシ
アティブキャッシュとして構成される。各セットは３２
のエントリを含み、全部で１２８のＴＬＢエントリを与
える。メモリ管理ユニット１６４は、線形アドレスと物
理アドレスとの間で変換するための変換回路として機能
する。
【００７６】図１３を参照して、ＴＬＢ１６４の各ＴＬ
Ｂエントリ４３０は、線形タグ（ＬＴＡＧ）値および物
理タグ（ＰＴＡＧ）値を含む。線形タグ値は線形アドレ
ス３２０の最上位ビットに対応し、物理タグ値は線形タ
グアドレス３２０に対応する物理アドレス４１８の最上
位ビットに対応する。線形タグエントリに対応する線形
アドレス３２０の最下位ビットと物理タグ値を連結させ
ることによって、物理アドレスは有利に、２レベルのペ
ージテーブルを用いることなく得られる。
Ｂエントリ４３０は、線形タグ（ＬＴＡＧ）値および物
理タグ（ＰＴＡＧ）値を含む。線形タグ値は線形アドレ
ス３２０の最上位ビットに対応し、物理タグ値は線形タ
グアドレス３２０に対応する物理アドレス４１８の最上
位ビットに対応する。線形タグエントリに対応する線形
アドレス３２０の最下位ビットと物理タグ値を連結させ
ることによって、物理アドレスは有利に、２レベルのペ
ージテーブルを用いることなく得られる。
【００７７】図１４は置換キャッシュ６０の詳細なブロ
ック図を示す。置換キャッシュ６０は置換機構８００、
たとえばＬＲＵ置換機構を含む。置換機構８００は、置
換キャッシュ６０のための特定の置換方式を実現する。
たとえば、置換キャッシュのために選択された置換機構
は、ＬＲＵ、ＬＦＵまたはランダム置換アルゴリズムで
あってもよい。置換キャッシュエントリがそれと関連す
る置換アルゴリズムによって置換キャッシュから除去さ
れると、そのエントリが変更されていれば主メモリに書
込まれる。そうでなければそのエントリは廃棄される。
ック図を示す。置換キャッシュ６０は置換機構８００、
たとえばＬＲＵ置換機構を含む。置換機構８００は、置
換キャッシュ６０のための特定の置換方式を実現する。
たとえば、置換キャッシュのために選択された置換機構
は、ＬＲＵ、ＬＦＵまたはランダム置換アルゴリズムで
あってもよい。置換キャッシュエントリがそれと関連す
る置換アルゴリズムによって置換キャッシュから除去さ
れると、そのエントリが変更されていれば主メモリに書
込まれる。そうでなければそのエントリは廃棄される。
【００７８】置換機構８００は、その入力でアクセスリ
クエストを受取る置換キャッシュコントローラ８０５に
結合される。キャッシュコントローラ８０５は１２８ビ
ット読出／書込バス８１０に結合される。読出／書込バ
ス８１０は１６バイトのキャッシュブロックまたはエン
トリを収容する十分な幅を有する。読出／書込バス８１
０はＩＡＤインタフェース（ラッチ／ドライバ）８１５
を介して図示のように内部アドレスデータ（ＩＡＤ）バ
ス１０２に結合されて、アドレスおよびデータ情報が置
換キャッシュ６０に書込まれ、かつそこから取込まれる
ことを可能にする。
クエストを受取る置換キャッシュコントローラ８０５に
結合される。キャッシュコントローラ８０５は１２８ビ
ット読出／書込バス８１０に結合される。読出／書込バ
ス８１０は１６バイトのキャッシュブロックまたはエン
トリを収容する十分な幅を有する。読出／書込バス８１
０はＩＡＤインタフェース（ラッチ／ドライバ）８１５
を介して図示のように内部アドレスデータ（ＩＡＤ）バ
ス１０２に結合されて、アドレスおよびデータ情報が置
換キャッシュ６０に書込まれ、かつそこから取込まれる
ことを可能にする。
【００７９】図１４に示されるように、置換キャッシュ
６０はストア置換アレイ６５と置換タグアレイ７０とを
含む。置換キャッシュ６０は統合キャッシュであり、し
たがってストアアレイ６５は命令とデータの両方をスト
アする。置換キャッシュ６０は、この４ウェイセットア
ソシアティブキャッシュの４つのセットに対応する、４
つの８Ｋバイト列、すなわち列０、列１、列２、および
列３で構成される。置換ストアアレイ６５は４つの別個
のストアアレイ、すなわち列０ストアアレイ８２０、列
１ストアアレイ８２１、列２ストアアレイ８２２および
列３ストアアレイ８２３を含む。ストアアレイ８２０、
８２１、８２２および８２３の各々は、この特定の３２
Ｋバイト置換キャッシュの実現例では８Ｋバイトをスト
アする。各ストアアレイは５１２までのエントリ、すな
わち５１２の１６バイトエントリまたはブロックをこの
場合にはストアする。ストアアレイの各々は、この４ウ
ェイセットアソシアティブキャッシュの４つのセットの
異なる１つをストアする。
６０はストア置換アレイ６５と置換タグアレイ７０とを
含む。置換キャッシュ６０は統合キャッシュであり、し
たがってストアアレイ６５は命令とデータの両方をスト
アする。置換キャッシュ６０は、この４ウェイセットア
ソシアティブキャッシュの４つのセットに対応する、４
つの８Ｋバイト列、すなわち列０、列１、列２、および
列３で構成される。置換ストアアレイ６５は４つの別個
のストアアレイ、すなわち列０ストアアレイ８２０、列
１ストアアレイ８２１、列２ストアアレイ８２２および
列３ストアアレイ８２３を含む。ストアアレイ８２０、
８２１、８２２および８２３の各々は、この特定の３２
Ｋバイト置換キャッシュの実現例では８Ｋバイトをスト
アする。各ストアアレイは５１２までのエントリ、すな
わち５１２の１６バイトエントリまたはブロックをこの
場合にはストアする。ストアアレイの各々は、この４ウ
ェイセットアソシアティブキャッシュの４つのセットの
異なる１つをストアする。
【００８０】置換ストアアレイ６５はさらに、読出／書
込（Ｒ／Ｗ）インターフェース８３０、８３１、８３２
および８３３を含み、これらはそれぞれ列０ストアアレ
イ８２０、列１ストアアレイ８２１、列２ストアアレイ
８２２、および列３ストアアレイ８２３に図示のとおり
に結合される。Ｒ／Ｗインタフェース８３０−８３３
は、置換タグアレイ７０内にストアされたタグとの一致
があったかどうかを示す列ヒット情報制御信号を置換タ
グアレイ７０から受取り、出力としてストアアレイの列
の１つにストアされた命令またはデータを与える。より
具体的には、列ヒット情報制御信号ＨＩＴ ＣＯＬ０、
ＨＩＴ ＣＯＬ１、ＨＩＴ ＣＯＬ２、およびＨＩＴ
ＣＯＬ３は、それぞれＲ／Ｗインタフェース８３０、８
３１、８３２、および８３３に与えられる（接続は図示
せず）。この発明の一実施例では、Ｒ／Ｗインタフェー
ス８３０−８３３は、マルチプレクサ２０６に関して図
７に示されるのと類似した態様でマルチプレクサとして
実現される。
込（Ｒ／Ｗ）インターフェース８３０、８３１、８３２
および８３３を含み、これらはそれぞれ列０ストアアレ
イ８２０、列１ストアアレイ８２１、列２ストアアレイ
８２２、および列３ストアアレイ８２３に図示のとおり
に結合される。Ｒ／Ｗインタフェース８３０−８３３
は、置換タグアレイ７０内にストアされたタグとの一致
があったかどうかを示す列ヒット情報制御信号を置換タ
グアレイ７０から受取り、出力としてストアアレイの列
の１つにストアされた命令またはデータを与える。より
具体的には、列ヒット情報制御信号ＨＩＴ ＣＯＬ０、
ＨＩＴ ＣＯＬ１、ＨＩＴ ＣＯＬ２、およびＨＩＴ
ＣＯＬ３は、それぞれＲ／Ｗインタフェース８３０、８
３１、８３２、および８３３に与えられる（接続は図示
せず）。この発明の一実施例では、Ｒ／Ｗインタフェー
ス８３０−８３３は、マルチプレクサ２０６に関して図
７に示されるのと類似した態様でマルチプレクサとして
実現される。
【００８１】置換タグアレイ７０は４つの別個のタグア
レイ、すなわち列０タグアレイ８４０、列１タグアレイ
８４１、列２タグアレイ８４２および列３タグアレイ８
４３を含む。各タグアレイは５１２の１６バイトタグ、
すなわちその列のストアアレイの各エントリにつき１つ
のタグをストアすることができる。別個のタグアレイ８
４０−８４３はすべて読出／書込バス８１０に結合され
て、Ｒ／Ｗバス８１０によって与えられるブロックのイ
ンデックス部分（ビット１２：４）を受取る。タグアレ
イ８４０−８４３の出力は、図示のようにそれぞれのコ
ンパレータ８５０−８５３に結合される。各コンパレー
タには、処理中の読出または書込動作と関連するタグ値
が与えられる。コンパレータ８５０−８５３は、それぞ
れアレイ８４０−８４３でヒットが起こったときを示す
比較動作を実行する。
レイ、すなわち列０タグアレイ８４０、列１タグアレイ
８４１、列２タグアレイ８４２および列３タグアレイ８
４３を含む。各タグアレイは５１２の１６バイトタグ、
すなわちその列のストアアレイの各エントリにつき１つ
のタグをストアすることができる。別個のタグアレイ８
４０−８４３はすべて読出／書込バス８１０に結合され
て、Ｒ／Ｗバス８１０によって与えられるブロックのイ
ンデックス部分（ビット１２：４）を受取る。タグアレ
イ８４０−８４３の出力は、図示のようにそれぞれのコ
ンパレータ８５０−８５３に結合される。各コンパレー
タには、処理中の読出または書込動作と関連するタグ値
が与えられる。コンパレータ８５０−８５３は、それぞ
れアレイ８４０−８４３でヒットが起こったときを示す
比較動作を実行する。
【００８２】図１５をここで参照して、物理アドレス８
６０の中位ビット（１２：４）は、置換タグアレイ８４
０−８４３の各列内のブロックにアドレスし、各ストア
アレイからエントリを取込むのに用いられるキャッシュ
ブロックインデックス（ＩＮＤＥＸ）を与える。各物理
アドレス８６０の上位ビット（３１：１３）、すなわち
ＴＡＧ ＶＡＬＵＥは、置換タグアレイ８１０の各列の
タグと比較されて、したがってキャッシュブロックイン
デックス（ＩＮＤＥＸ）によってアクセスされた列の１
つを選択する。下位ビット（３：０）は、物理アドレス
８６０によってアドレスされた実際のバイトにアクセス
するように、取込まれたエントリへのオフセット（ＯＦ
ＦＳＥＴ）を与える。
６０の中位ビット（１２：４）は、置換タグアレイ８４
０−８４３の各列内のブロックにアドレスし、各ストア
アレイからエントリを取込むのに用いられるキャッシュ
ブロックインデックス（ＩＮＤＥＸ）を与える。各物理
アドレス８６０の上位ビット（３１：１３）、すなわち
ＴＡＧ ＶＡＬＵＥは、置換タグアレイ８１０の各列の
タグと比較されて、したがってキャッシュブロックイン
デックス（ＩＮＤＥＸ）によってアクセスされた列の１
つを選択する。下位ビット（３：０）は、物理アドレス
８６０によってアドレスされた実際のバイトにアクセス
するように、取込まれたエントリへのオフセット（ＯＦ
ＦＳＥＴ）を与える。
【００８３】図１６は各置換キャッシュエントリまたは
ブロック８６５にストアされた値の表現である。置換キ
ャッシュエントリ８６５はアドレスタグエントリ８７０
とデータエントリ８７５とを含む。データエントリ８７
５は１６バイト（ＲＢＹＴＥ０、ＲＢＹＴＥ１、…ＲＢ
ＹＴＥ１５）のデータのブロックを含む。各ブロックに
ストアされた値はまた、物理タグ有効ビット（Ｖ）、シ
ェアードビット（Ｓ）およびモディファイドビット
（Ｍ）を含む。
ブロック８６５にストアされた値の表現である。置換キ
ャッシュエントリ８６５はアドレスタグエントリ８７０
とデータエントリ８７５とを含む。データエントリ８７
５は１６バイト（ＲＢＹＴＥ０、ＲＢＹＴＥ１、…ＲＢ
ＹＴＥ１５）のデータのブロックを含む。各ブロックに
ストアされた値はまた、物理タグ有効ビット（Ｖ）、シ
ェアードビット（Ｓ）およびモディファイドビット
（Ｍ）を含む。
【００８４】要約として、ここでメモリキャッシュアー
キテクチャの動作を置換キャッシュでミスが起こった状
態について説明する。置換キャッシュミスが起こると、
まず第１レベルキャッシュ３０でミスがあるはずであ
る。この例では、処理中の動作が命令読出であると仮定
するが、この説明は一般にデータ読出および書込にも当
てはまる。
キテクチャの動作を置換キャッシュでミスが起こった状
態について説明する。置換キャッシュミスが起こると、
まず第１レベルキャッシュ３０でミスがあるはずであ
る。この例では、処理中の動作が命令読出であると仮定
するが、この説明は一般にデータ読出および書込にも当
てはまる。
【００８５】命令読出が処理中であれば、第１レベル命
令キャッシュ線形タグがまずアクセスされる。リクエス
トされたアドレスと第１レベル線形タグアレイ内にスト
アされたタグとの間には一致がないと仮定する。この際
に、線形アドレスはトランスレーションルックアサイド
バッファアレイ４２０によって物理アドレスに変換され
る。結果としてできる物理タグがエイリアスについてチ
ェックされる。それでもタグ一致が見つからなければ、
第１レベルキャッシュミスが起こっている。第１レベル
キャッシュミスの場合、置換キャッシュ物理タグがアク
セスされ、タグ一致についてチェックされる。一致が見
出されなければ、置換キャッシュミスが起こっている。
令キャッシュ線形タグがまずアクセスされる。リクエス
トされたアドレスと第１レベル線形タグアレイ内にスト
アされたタグとの間には一致がないと仮定する。この際
に、線形アドレスはトランスレーションルックアサイド
バッファアレイ４２０によって物理アドレスに変換され
る。結果としてできる物理タグがエイリアスについてチ
ェックされる。それでもタグ一致が見つからなければ、
第１レベルキャッシュミスが起こっている。第１レベル
キャッシュミスの場合、置換キャッシュ物理タグがアク
セスされ、タグ一致についてチェックされる。一致が見
出されなければ、置換キャッシュミスが起こっている。
【００８６】置換キャッシュミスが起こると、アドレス
された情報を得るために主メモリ５０に対する外部メモ
リアクセスが行なわれる。リクエストされた情報を含む
主メモリ５０内のエントリが第１レベルキャッシュ３０
に送られて、そのキャッシュの４ウェイセットアソシア
ティブアドレシング方式に従ってストアされる。第１レ
ベルキャッシュ３０において置換えられるべきその特定
のエントリが、キャッシュ３０のために用いられている
置換アルゴリズムに従って決定される。この例では、第
１レベルキャッシュ３０のためにランダム置換アルゴリ
ズムが用いれていると仮定する。ランダムカウンタ（図
示せず）が０：３から選択し、この特定の例では２を選
択する。したがってエントリ番号２が第１レベルキャッ
シュ３０から追い出され、置換キャッシュ６０に送られ
る。エントリ番号２は物理アドレス情報、バリッドビッ
ト（Ｖ）および１６バイトのストアデータを含む。この
例のように命令ではなく、データを扱っていれば、エン
トリ番号２はまたシェアードビット（Ｓ）およびモディ
ファイドビット（Ｍ）の状態をも含むことに注目された
い。しかしながら、命令の場合には、シェアードビット
（Ｓ）およびモディファイドビット（Ｍ）は、命令が変
更されないので常に排他的に設定される。
された情報を得るために主メモリ５０に対する外部メモ
リアクセスが行なわれる。リクエストされた情報を含む
主メモリ５０内のエントリが第１レベルキャッシュ３０
に送られて、そのキャッシュの４ウェイセットアソシア
ティブアドレシング方式に従ってストアされる。第１レ
ベルキャッシュ３０において置換えられるべきその特定
のエントリが、キャッシュ３０のために用いられている
置換アルゴリズムに従って決定される。この例では、第
１レベルキャッシュ３０のためにランダム置換アルゴリ
ズムが用いれていると仮定する。ランダムカウンタ（図
示せず）が０：３から選択し、この特定の例では２を選
択する。したがってエントリ番号２が第１レベルキャッ
シュ３０から追い出され、置換キャッシュ６０に送られ
る。エントリ番号２は物理アドレス情報、バリッドビッ
ト（Ｖ）および１６バイトのストアデータを含む。この
例のように命令ではなく、データを扱っていれば、エン
トリ番号２はまたシェアードビット（Ｓ）およびモディ
ファイドビット（Ｍ）の状態をも含むことに注目された
い。しかしながら、命令の場合には、シェアードビット
（Ｓ）およびモディファイドビット（Ｍ）は、命令が変
更されないので常に排他的に設定される。
【００８７】次に置換キャッシュは、第１レベルキャッ
シュから置換キャッシュに追い出されたエントリ（廃棄
エントリ）の物理アドレスを取込み、その４ウェイセッ
トアソシアティブキャッシュにアクセスする。この具体
的な例では、置換キャッシュは置換えを決定するのにラ
ンダム置換アルゴリズムを用い、ランダム番号はこの場
合３であると仮定する。したがって、エントリ番号３が
廃棄される前に一時ラッチ（図示せず）にコピーされ
る。第１レベルキャッシュ３０からの廃棄エントリが、
置換キャッシュ６０のために選択されたセット連想性方
式に従って置換キャッシュ６０のエントリ３に書込まれ
る。この発明の一実施例では、置換キャッシュの置換ア
ルゴリズムが廃棄されるべきエントリとして置換キャッ
シュ６０のエントリ３を選択すれば、第１レベルキャッ
シュからの廃棄エントリは、廃棄される前にエントリ３
が置換キャッシュ内で占めていたのと同じ位置に書込ま
れる。
シュから置換キャッシュに追い出されたエントリ（廃棄
エントリ）の物理アドレスを取込み、その４ウェイセッ
トアソシアティブキャッシュにアクセスする。この具体
的な例では、置換キャッシュは置換えを決定するのにラ
ンダム置換アルゴリズムを用い、ランダム番号はこの場
合３であると仮定する。したがって、エントリ番号３が
廃棄される前に一時ラッチ（図示せず）にコピーされ
る。第１レベルキャッシュ３０からの廃棄エントリが、
置換キャッシュ６０のために選択されたセット連想性方
式に従って置換キャッシュ６０のエントリ３に書込まれ
る。この発明の一実施例では、置換キャッシュの置換ア
ルゴリズムが廃棄されるべきエントリとして置換キャッ
シュ６０のエントリ３を選択すれば、第１レベルキャッ
シュからの廃棄エントリは、廃棄される前にエントリ３
が置換キャッシュ内で占めていたのと同じ位置に書込ま
れる。
【００８８】置換キャッシュ６０にこのように書込まれ
たエントリは、物理タグ、バリッドビット（Ｖ）、シェ
アードビット（Ｓ）、モディファイドビット（Ｍ）およ
び１６バイトのデータを含む。一時ラッチにコピーされ
た置換キャッシュ６０からのエントリの状態が調べられ
る。一時ラッチ内のエントリの状態がシェアードか、排
他的か、またはインバリッドであれば、これは廃棄され
る。一時ラッチ内のエントリの状態がモディファイドで
あれば、これは主メモリ５０に書込まれる。
たエントリは、物理タグ、バリッドビット（Ｖ）、シェ
アードビット（Ｓ）、モディファイドビット（Ｍ）およ
び１６バイトのデータを含む。一時ラッチにコピーされ
た置換キャッシュ６０からのエントリの状態が調べられ
る。一時ラッチ内のエントリの状態がシェアードか、排
他的か、またはインバリッドであれば、これは廃棄され
る。一時ラッチ内のエントリの状態がモディファイドで
あれば、これは主メモリ５０に書込まれる。
【００８９】さらに要約として、ここでメモリキャッシ
ュアーキテクチャの動作を第１レベルキャッシュでミス
が起こり置換キャッシュでヒットが起こった状態につい
て説明する。この例では、処理中の動作はデータ読出
（またはロード）動作であると仮定する。データ書込動
作は説明する動作と類似している。この例では、第１レ
ベルキャッシュ３０がアクセスされる。第１レベルキャ
ッシュ３０内の線形タグがチェックされ、ミスが認めら
れる。読出動作に関連する線形アドレスがトランスレー
ションルックアサイドバッファによって対応する物理ア
ドレスに変換される。次に、物理命令／データタグがエ
イリアスについてチェックされる。次に物理タグミスが
第１レベルキャッシュにおいて認められる。第１レベル
キャッシュミスの際に、置換キャッシュの置換物理タグ
が処理中の読出動作のアドレス情報との一致についてス
キャンされる。この例では、置換キャッシュ６０の列１
でのヒットがある、すなわち置換キャッシュ６０にスト
アされたセット１のどこかでヒットが起こったと仮定す
る。置換キャッシュヒットが起こると、このようなヒッ
トが起こったことを示すヒット情報が置換キャッシュ６
０から第１レベルキャッシュ３０に伝えられる。第１レ
ベルキャッシュは次に、第１レベルキャッシュ３０のた
めに用いられている４ウェイセットアソシアティブアド
レシング方式に従って置換キャッシュヒットエントリを
後にストアするためにエントリを割当る。この例では、
廃棄されるデータストアアレイ３１２の特定のエントリ
を決定するのにランダム置換アルゴリズムが用いられて
いる。この例の目的のために、セット０のエントリが廃
棄されると仮定する。データストアアレイ３１２のセッ
ト０のエントリが廃棄エントリとして保持レジスタ（図
示せず）に書込まれる。廃棄エントリは、組０物理アド
レス、データ、シェアード、モディファイドおよびバリ
ッドビットを含む。第１レベルキャッシュ３０からの廃
棄エントリは置換キャッシュ６０に送られ、置換キャッ
シュ６０からのリクエストされたエントリ（置換キャッ
シュヒットエントリ）が第１レベルキャッシュ３０に送
られる。このように置換キャッシュ６０と第１レベルキ
ャッシュ３０との間で交替が起こる。
ュアーキテクチャの動作を第１レベルキャッシュでミス
が起こり置換キャッシュでヒットが起こった状態につい
て説明する。この例では、処理中の動作はデータ読出
（またはロード）動作であると仮定する。データ書込動
作は説明する動作と類似している。この例では、第１レ
ベルキャッシュ３０がアクセスされる。第１レベルキャ
ッシュ３０内の線形タグがチェックされ、ミスが認めら
れる。読出動作に関連する線形アドレスがトランスレー
ションルックアサイドバッファによって対応する物理ア
ドレスに変換される。次に、物理命令／データタグがエ
イリアスについてチェックされる。次に物理タグミスが
第１レベルキャッシュにおいて認められる。第１レベル
キャッシュミスの際に、置換キャッシュの置換物理タグ
が処理中の読出動作のアドレス情報との一致についてス
キャンされる。この例では、置換キャッシュ６０の列１
でのヒットがある、すなわち置換キャッシュ６０にスト
アされたセット１のどこかでヒットが起こったと仮定す
る。置換キャッシュヒットが起こると、このようなヒッ
トが起こったことを示すヒット情報が置換キャッシュ６
０から第１レベルキャッシュ３０に伝えられる。第１レ
ベルキャッシュは次に、第１レベルキャッシュ３０のた
めに用いられている４ウェイセットアソシアティブアド
レシング方式に従って置換キャッシュヒットエントリを
後にストアするためにエントリを割当る。この例では、
廃棄されるデータストアアレイ３１２の特定のエントリ
を決定するのにランダム置換アルゴリズムが用いられて
いる。この例の目的のために、セット０のエントリが廃
棄されると仮定する。データストアアレイ３１２のセッ
ト０のエントリが廃棄エントリとして保持レジスタ（図
示せず）に書込まれる。廃棄エントリは、組０物理アド
レス、データ、シェアード、モディファイドおよびバリ
ッドビットを含む。第１レベルキャッシュ３０からの廃
棄エントリは置換キャッシュ６０に送られ、置換キャッ
シュ６０からのリクエストされたエントリ（置換キャッ
シュヒットエントリ）が第１レベルキャッシュ３０に送
られる。このように置換キャッシュ６０と第１レベルキ
ャッシュ３０との間で交替が起こる。
【００９０】置換キャッシュ６０は保持レジスタ内の廃
棄エントリをヒットしている列（この例では列１）内の
置換ストアアレイ６５に書込む。置換ストアアレイへの
この書込みは、タグ、データ、シェアード、およびモデ
ィファイドビットを含む。次に第１レベルキャッシュ３
０は置換キャッシュ６０からキャッシュ３０に交替され
たエントリの物理アドレスを取込み、このように交替さ
れたエントリの物理タグをそのセット０で対応する物理
タグアレイ３９２に書込む。このような交替されたエン
トリと関連する線形タグが、そのセット０で線形データ
タグアレイ３１０に書込まれる。置換キャッシュ６０か
ら交替されたエントリのシェアードおよびモディファイ
ドビットが、これもまたそのセット０で物理タグアレイ
３９２に書込まれる。置換キャッシュから交替されたエ
ントリのバリッド情報および実際のデータは、セットア
ソシアティブ方式に従ってデータストアアレイ３１２に
ストアされる。マイクロプロセッサ１０は実行を続け
る。
棄エントリをヒットしている列（この例では列１）内の
置換ストアアレイ６５に書込む。置換ストアアレイへの
この書込みは、タグ、データ、シェアード、およびモデ
ィファイドビットを含む。次に第１レベルキャッシュ３
０は置換キャッシュ６０からキャッシュ３０に交替され
たエントリの物理アドレスを取込み、このように交替さ
れたエントリの物理タグをそのセット０で対応する物理
タグアレイ３９２に書込む。このような交替されたエン
トリと関連する線形タグが、そのセット０で線形データ
タグアレイ３１０に書込まれる。置換キャッシュ６０か
ら交替されたエントリのシェアードおよびモディファイ
ドビットが、これもまたそのセット０で物理タグアレイ
３９２に書込まれる。置換キャッシュから交替されたエ
ントリのバリッド情報および実際のデータは、セットア
ソシアティブ方式に従ってデータストアアレイ３１２に
ストアされる。マイクロプロセッサ１０は実行を続け
る。
【００９１】この発明の好ましい実施例では、置換キャ
ッシュストアアレイのサイズは第１レベルキャッシュ命
令ストアアレイおよびデータストアアレイのサイズの合
計とほぼ同じまたはそれより大きいサイズである。たと
えば、分割命令／データストアアレイが第１レベルキャ
ッシュ３０として用いられると、３２Ｋバイト置換キャ
ッシュストアアレイは、第１レベル命令ストアアレイが
１６Ｋバイトであり、かつ第１レベルデータストアアレ
イが８Ｋバイトであると、許容可能な結果をもたらす。
第１レベルキャッシュ３０として、統合キャッシュでは
なくこのような分割命令／データストアアレイが用いら
れた場合には、第１レベルキャッシュのサイズは第１レ
ベル命令およびデータストアアレイのサイズの合計と考
えられる。一般に置換キャッシュのサイズは第１レベル
キャッシュのサイズと同じかまたはそれよりも大きい
が、置換キャッシュのサイズが第１レベルキャッシュの
サイズの約１／２ないし第１レベルキャッシュのサイズ
の約８倍またはそれよりも大きい範囲内にあれば性能の
向上が達成される。たとえば、第１レベルキャッシュの
サイズが１６Ｋバイトの場合には、置換キャッシュのサ
イズは約８Ｋバイトないし約２５６Ｋバイトまたはそれ
よりも大きい範囲にある。その上限を制限する要因は、
マイクロプロセッサダイの空間の利用可能性である。
ッシュストアアレイのサイズは第１レベルキャッシュ命
令ストアアレイおよびデータストアアレイのサイズの合
計とほぼ同じまたはそれより大きいサイズである。たと
えば、分割命令／データストアアレイが第１レベルキャ
ッシュ３０として用いられると、３２Ｋバイト置換キャ
ッシュストアアレイは、第１レベル命令ストアアレイが
１６Ｋバイトであり、かつ第１レベルデータストアアレ
イが８Ｋバイトであると、許容可能な結果をもたらす。
第１レベルキャッシュ３０として、統合キャッシュでは
なくこのような分割命令／データストアアレイが用いら
れた場合には、第１レベルキャッシュのサイズは第１レ
ベル命令およびデータストアアレイのサイズの合計と考
えられる。一般に置換キャッシュのサイズは第１レベル
キャッシュのサイズと同じかまたはそれよりも大きい
が、置換キャッシュのサイズが第１レベルキャッシュの
サイズの約１／２ないし第１レベルキャッシュのサイズ
の約８倍またはそれよりも大きい範囲内にあれば性能の
向上が達成される。たとえば、第１レベルキャッシュの
サイズが１６Ｋバイトの場合には、置換キャッシュのサ
イズは約８Ｋバイトないし約２５６Ｋバイトまたはそれ
よりも大きい範囲にある。その上限を制限する要因は、
マイクロプロセッサダイの空間の利用可能性である。
【００９２】マイクロプロセッサ装置およびそのための
メモリアーキテクチャを説明したが、このような装置を
動作させるための方法も開示されたことが明らかであ
る。要約すれば、この方法は、互いに結合されて共通の
半導体ダイ上に置かれるマイクロプロセッサコアおよび
第１レベルキャッシュを含むマイクロプロセッサに関連
する。主メモリがマイクロプロセッサの外部に置かれ
て、マイクロプロセッサに結合される。メモリにアクセ
スするための方法は、半導体ダイ上に置かれて、第１レ
ベルキャッシュに結合される置換キャッシュを設けるス
テップを含み、置換キャッシュは第１レベルキャッシュ
のサイズの少なくとも約半分である。この方法はさら
に、第１レベルキャッシュ内でキャッシュミスが起こる
と第１レベルキャッシュからエントリを廃棄するステッ
プを含み、このように廃棄されたエントリは廃棄エント
リと呼ばれる。この方法はさらに、マイクロプロセッサ
コアによる後の使用のために置換キャッシュに廃棄エン
トリをストアするステップを含む。この方法はさらに、
置換キャッシュでキャッシュヒットが起こると置換キャ
ッシュがヒットエントリを第１レベルキャッシュに供給
するステップを含む。この方法はさらに、マイクロプロ
セッサコアによる後の使用のために第１キャッシュにヒ
ットエントリをストアするステップを含む。
メモリアーキテクチャを説明したが、このような装置を
動作させるための方法も開示されたことが明らかであ
る。要約すれば、この方法は、互いに結合されて共通の
半導体ダイ上に置かれるマイクロプロセッサコアおよび
第１レベルキャッシュを含むマイクロプロセッサに関連
する。主メモリがマイクロプロセッサの外部に置かれ
て、マイクロプロセッサに結合される。メモリにアクセ
スするための方法は、半導体ダイ上に置かれて、第１レ
ベルキャッシュに結合される置換キャッシュを設けるス
テップを含み、置換キャッシュは第１レベルキャッシュ
のサイズの少なくとも約半分である。この方法はさら
に、第１レベルキャッシュ内でキャッシュミスが起こる
と第１レベルキャッシュからエントリを廃棄するステッ
プを含み、このように廃棄されたエントリは廃棄エント
リと呼ばれる。この方法はさらに、マイクロプロセッサ
コアによる後の使用のために置換キャッシュに廃棄エン
トリをストアするステップを含む。この方法はさらに、
置換キャッシュでキャッシュヒットが起こると置換キャ
ッシュがヒットエントリを第１レベルキャッシュに供給
するステップを含む。この方法はさらに、マイクロプロ
セッサコアによる後の使用のために第１キャッシュにヒ
ットエントリをストアするステップを含む。
【００９３】進歩したキャッシュメモリシステムを備え
たマイクロプロセッサを説明した。この発明のキャッシ
ュメモリシステムは、キャッシュが消費するチップ領域
を不当に増大することを避けながらキャッシュ性能を向
上することを提供する。この発明のキャッシュメモリシ
ステムはまた、望ましいことに外部メモリへのアクセス
の数を減じる。さらにこの進歩したキャッシュメモリシ
ステムによって電力が有利に節約される。
たマイクロプロセッサを説明した。この発明のキャッシ
ュメモリシステムは、キャッシュが消費するチップ領域
を不当に増大することを避けながらキャッシュ性能を向
上することを提供する。この発明のキャッシュメモリシ
ステムはまた、望ましいことに外部メモリへのアクセス
の数を減じる。さらにこの進歩したキャッシュメモリシ
ステムによって電力が有利に節約される。
【００９４】この発明のある好ましい特徴のみを例示す
るために示したが、多くの変形および変更が可能であ
る。したがって、前掲の特許請求の範囲はこの発明の真
の精神に含まれるこのような変更および変形のすべてを
包含すると意図されることを理解されたい。
るために示したが、多くの変形および変更が可能であ
る。したがって、前掲の特許請求の範囲はこの発明の真
の精神に含まれるこのような変更および変形のすべてを
包含すると意図されることを理解されたい。
【図１】第１および第２レベルキャッシュメモリを含む
従来のキャッシュメモリアーキテクチャのブロック図で
ある。
従来のキャッシュメモリアーキテクチャのブロック図で
ある。
【図２】この発明に従う置換キャッシュアーキテクチャ
のブロック図である。
のブロック図である。
【図３】メモリ読出動作の間の置換キャッシュアーキテ
クチャの動作を示すフローチャートの図である。
クチャの動作を示すフローチャートの図である。
【図４】メモリ書込動作の間の置換キャッシュアーキテ
クチャの動作を示すフローチャートの図である。
クチャの動作を示すフローチャートの図である。
【図５】この発明によって用いられる第１レベル線形ア
ドレス命令キャッシュのブロック図である。
ドレス命令キャッシュのブロック図である。
【図６】対応する線形および物理アドレスとともに図５
の命令キャッシュのエントリを示す図である。
の命令キャッシュのエントリを示す図である。
【図７】図５の命令キャッシュの線形タグアレイおよび
ストアアレイのブロック図である。
ストアアレイのブロック図である。
【図８】この発明によって用いれる線形アドレスデータ
キャッシュのブロック図である。
キャッシュのブロック図である。
【図９】対応する線形および物理アドレスとともに図８
のデータキャッシュのエントリを示す図である。
のデータキャッシュのエントリを示す図である。
【図１０】図８のデータキャッシュの線形タグアレイお
よびデータストアアレイのブロック図である。
よびデータストアアレイのブロック図である。
【図１１】この発明によって用いられる物理タグ回路の
ブロック図である。
ブロック図である。
【図１２】この発明によって用いられるトランスレーシ
ョンルックアサイドバッファのブロック図である。
ョンルックアサイドバッファのブロック図である。
【図１３】図１１の物理タグ回路のエントリ、図１２の
トランスレーションルックアサイドバッファのエント
リ、ならびに対応する線形および物理アドレスのブロッ
ク図である。
トランスレーションルックアサイドバッファのエント
リ、ならびに対応する線形および物理アドレスのブロッ
ク図である。
【図１４】この発明によって用いられる置換キャッシュ
のブロック図である。
のブロック図である。
【図１５】この発明のメモリアーキテクチャによって用
いられるアドレシング方式が用いる命令またはデータの
物理アドレスの図である。
いられるアドレシング方式が用いる命令またはデータの
物理アドレスの図である。
【図１６】この発明のメモリアーキテクチャによって用
いられるエントリまたはラインの図である。
いられるエントリまたはラインの図である。
Claims (22)
- 【請求項１】 半導体ダイと、 前記半導体ダイ上に置かれるマイクロプロセッサコア
と、 前記半導体ダイ上に置かれて前記マイクロプロセッサコ
アに結合される第１レベルセットアソシアティブキャッ
シュとを含み、前記第１レベルキャッシュは、予め定め
られた数の情報エントリをストアするのに十分大きい、
予め定められたバイトサイズを示し、さらに前記半導体
ダイ上に置かれて前記第１レベルキャッシュに結合され
る置換キャッシュを含み、前記置換キャッシュは、第１
レベルキャッシュミスの結果として前記第１レベルキャ
ッシュから廃棄された情報エントリをストアし、前記置
換キャッシュは、前記第１レベルキャッシュのサイズの
少なくとも約半分である、マイクロプロセッサ。 - 【請求項２】 前記置換キャッシュに結合されて、前記
置換キャッシュでヒットが起こるときを検出し、かつ前
記置換キャッシュでヒットが起こるとヒットエントリを
前記置換キャッシュから前記第１レベルキャッシュに供
給するための置換キャッシュヒット検出回路をさらに含
む、請求項１に記載のマイクロプロセッサ。 - 【請求項３】 第１レベルキャッシュミスおよび置換キ
ャッシュミスの両方が起こると、所望の情報を取込むた
めに外部メモリにアクセスするためのメモリアクセス手
段をさらに含む、請求項１に記載のマイクロプロセッ
サ。 - 【請求項４】 前記置換キャッシュがセットアソシアテ
ィブ置換キャッシュを含む、請求項１に記載のマイクロ
プロセッサ。 - 【請求項５】 前記置換キャッシュが４ウェイセットア
ソシアティブ置換キャッシュを含む、請求項１に記載の
マイクロプロセッサ。 - 【請求項６】 前記第１レベルキャッシュが４ウェイセ
ットアソシアティブキャッシュを含む、請求項１に記載
のマイクロプロセッサ。 - 【請求項７】 半導体ダイと、 前記半導体ダイ上に置かれるマイクロプロセッサコア
と、 前記半導体ダイ上に置かれて前記マイクロプロセッサコ
アに結合される第１レベルセットアソシアティブキャッ
シュとを含み、前記第１レベルキャッシュは、予め定め
られた数の情報エントリをストアするのに十分大きい、
予め定められたバイトサイズを示し、さらに前記第１レ
ベルキャッシュに結合されて、前記第１レベルキャッシ
ュでヒットが起こるときを検出し、かつ前記第１レベル
キャッシュでキャッシュミスが起こると前記第１レベル
キャッシュから廃棄情報としてエントリを廃棄するため
の第１レベルキャッシュヒット検出器と、 前記半導体ダイ上に置かれて前記第１レベルキャッシュ
に結合される置換キャッシュとを含み、前記置換キャッ
シュは第１レベルキャッシュミスの結果として前記第１
レベルキャッシュから廃棄された廃棄情報エントリをス
トアし、前記置換キャッシュは前記第１レベルキャッシ
ュのサイズの少なくとも約半分であり、さらに前記置換
キャッシュに結合されて、第１レベルキャッシュミスの
後に前記置換キャッシュでヒットが起こるときを検出
し、かつ前記置換キャッシュでヒットが起こると前記置
換キャッシュから前記第１レベルキャッシュにヒットエ
ントリを供給するための置換キャッシュヒット検出器を
含む、マイクロプロセッサ。 - 【請求項８】 前記第１レベルキャッシュが第１レベル
命令キャッシュと第１レベルデータキャッシュとを含
む、請求項７に記載のマイクロプロセッサ。 - 【請求項９】 前記置換キャッシュがアクセスされてい
るときに前記置換キャッシュにクロック信号を与え、か
つ電力を節約するように前記置換キャッシュがアクセス
されていないときには前記置換キャッシュに前記クロッ
ク信号を与えないためのクロックコントローラをさらに
含む、請求項７に記載のマイクロプロセッサ。 - 【請求項１０】 前記第１レベルキャッシュ内に置かれ
て、前記第１レベルキャッシュでヒットが起こるときを
検出し、かつ前記第１レベルキャッシュでキャッシュミ
スが起こると前記第１レベルキャッシュから廃棄情報エ
ントリとしてエントリを廃棄するための第１レベルキャ
ッシュヒット検出回路をさらに含む、請求項７に記載の
マイクロプロセッサ。 - 【請求項１１】 前記マイクロプロセッサに命令および
データを与えるための外部メモリと組合される、請求項
７に記載のマイクロプロセッサ。 - 【請求項１２】 第１レベルキャッシュミスが起こり、
かつ置換キャッシュミスが起こると、前記外部メモリか
ら所望の情報エントリを取込んで、前記所望の情報エン
トリを前記第１レベルキャッシュにそこでストアするた
めに送るように、前記外部メモリにアクセスするための
メモリアクセス手段をさらに含む、請求項１１に記載の
マイクロプロセッサ。 - 【請求項１３】 前記置換キャッシュがセットアソシア
ティブ置換キャッシュを含む、請求項７に記載のマイク
ロプロセッサ。 - 【請求項１４】 前記置換キャッシュが４ウェイセット
アソシアティブ置換キャッシュを含む、請求項７に記載
のマイクロプロセッサ。 - 【請求項１５】 前記第１レベルキャッシュが４ウェイ
セットアソシアティブキャッシュを含む、請求項７に記
載のマイクロプロセッサ。 - 【請求項１６】 互いに結合されて共通の半導体ダイ上
に置かれるマイクロプロセッサコアおよび第１レベルキ
ャッシュを含むマイクロプロセッサにおいて、メモリに
アクセスするための方法であって、主メモリが前記マイ
クロプロセッサの外部に置かれて前記マイクロプロセッ
サに結合され、 前記方法は、 前記半導体ダイ上に置かれて前記第１レベルキャッシュ
に結合される置換キャッシュを設けるステップを含み、
前記置換キャッシュは前記第１レベルキャッシュのサイ
ズの少なくとも約半分の大きさであり、さらに前記第１
レベルキャッシュでキャッシュミスが起こると、前記第
１レベルキャッシュからエントリを廃棄するステップを
含み、このように廃棄されたエントリは廃棄エントリと
称され、さらに前記マイクロプロセッサコアによる後の
使用のために前記置換キャッシュに前記廃棄エントリを
ストアするステップを含み、 前記置換キャッシュは、キャッシュヒットが前記置換キ
ャッシュで起こると、前記第１レベルキャッシュにヒッ
トエントリを供給し、さらに前記マイクロプロセッサコ
アによる後の使用のために前記第１レベルキャッシュに
前記ヒットエントリをストアするステップを含む、方
法。 - 【請求項１７】 前記置換キャッシュがアクセスされて
いる間は前記置換キャッシュをクロック動作させるステ
ップをさらに含む、請求項１６に記載の方法。 - 【請求項１８】 前記置換キャッシュがアクセスされて
いない間は前記置換キャッシュをクロック動作させるの
を停止するステップをさらに含む、請求項１７に記載の
方法。 - 【請求項１９】 前記第１レベルキャッシュがセットア
ソシアティブである、請求項１６に記載の方法。 - 【請求項２０】 前記置換キャッシュがセットアソシア
ティブである、請求項１６に記載の方法。 - 【請求項２１】 前記第１レベルキャッシュが４ウェイ
セットアソシアティブである、請求項１６に記載の方
法。 - 【請求項２２】 前記置換キャッシュが４ウェイセット
アソシアティブである、請求項１６に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US164246 | 1988-03-04 | ||
| US08/164,246 US5623627A (en) | 1993-12-09 | 1993-12-09 | Computer memory architecture including a replacement cache |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200399A true JPH07200399A (ja) | 1995-08-04 |
Family
ID=22593622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6304514A Pending JPH07200399A (ja) | 1993-12-09 | 1994-12-08 | マイクロプロセッサ、およびマイクロプロセッサにおいてメモリにアクセスするための方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5623627A (ja) |
| EP (1) | EP0657819A3 (ja) |
| JP (1) | JPH07200399A (ja) |
Families Citing this family (68)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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