JPH03141446A - メモリ保護回路 - Google Patents
メモリ保護回路Info
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- JPH03141446A JPH03141446A JP27843289A JP27843289A JPH03141446A JP H03141446 A JPH03141446 A JP H03141446A JP 27843289 A JP27843289 A JP 27843289A JP 27843289 A JP27843289 A JP 27843289A JP H03141446 A JPH03141446 A JP H03141446A
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- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ保護回路に関し、特に単一プロセッサ
上で、複数のＯＳが動作可能であるマルチＯＳシステム
におけるメモリ保護回路に関する。
上で、複数のＯＳが動作可能であるマルチＯＳシステム
におけるメモリ保護回路に関する。
従来の保護回路は、アドレス空間をプログラム空間とＩ
１０空間に分け、それぞれ別方式でアクセス保護を行っ
ている。第６図は、従来のアドレス空間のアクセス保護
機能について説明したものである。第６図において、３
１はマイクロプロセッサ（以下ＣＰＵと略す）、３２は
メモリ制御部、３３はアドレス空間である。Ｉ１０空間
３９は、Ｉ１０ボートをメモリと同一に見なすことがで
きるメモリマツブトＩ１０方式で設定される。
１０空間に分け、それぞれ別方式でアクセス保護を行っ
ている。第６図は、従来のアドレス空間のアクセス保護
機能について説明したものである。第６図において、３
１はマイクロプロセッサ（以下ＣＰＵと略す）、３２は
メモリ制御部、３３はアドレス空間である。Ｉ１０空間
３９は、Ｉ１０ボートをメモリと同一に見なすことがで
きるメモリマツブトＩ１０方式で設定される。
Ｃ：ＰＵ３１上で動作するスーパバイザプログラム３４
がプログラム空間３８をアクセスする場合メモリ制御部
３２内のアドレス変換機構３６がアクセスの可否を判定
しアクセス不可の場合例外３Ｈを発生する、ユーザプロ
グラム３５に対しても同様である。アクセス制限の最小
単位はページ（−船釣に４ＫＢ単位）である。
がプログラム空間３８をアクセスする場合メモリ制御部
３２内のアドレス変換機構３６がアクセスの可否を判定
しアクセス不可の場合例外３Ｈを発生する、ユーザプロ
グラム３５に対しても同様である。アクセス制限の最小
単位はページ（−船釣に４ＫＢ単位）である。
次に、ＣＰＵ３１上で動作するユーザブログラム３５が
工／○空間３９をアクセスする場合、メモリ制御部３２
内のＩ１０プロテクト機構３７がアクセス可否を判定し
、アクセス不可の場合、例外３Ｈが発生する構造になっ
ている。スーパバイザプログラム３４に対するアクセス
制限は行なわない。
工／○空間３９をアクセスする場合、メモリ制御部３２
内のＩ１０プロテクト機構３７がアクセス可否を判定し
、アクセス不可の場合、例外３Ｈが発生する構造になっ
ている。スーパバイザプログラム３４に対するアクセス
制限は行なわない。
近年、単一ＣＰＵ上で複数のＯＳが独立して動作するマ
ルチＯＳシステムや、複数のＣＰＵがアドレス空間を共
用するマルチプロセッサシステムが開発された。
ルチＯＳシステムや、複数のＣＰＵがアドレス空間を共
用するマルチプロセッサシステムが開発された。
上記のようなシステムでは、スーパバイザプログラムが
複数存在することになり、従来の保護回路ではアドレス
空間の保護が十分に行なえない。
複数存在することになり、従来の保護回路ではアドレス
空間の保護が十分に行なえない。
特に■／○空間の保護については、まったく行なえなく
なるため、各スーパバイザプログラムがＩ１０空間全体
を専有する方式が一般的にとられている。この方式では
安全性の面では向上するが、Ｉ１０１００有効利用の面
で問題がある。
なるため、各スーパバイザプログラムがＩ１０空間全体
を専有する方式が一般的にとられている。この方式では
安全性の面では向上するが、Ｉ１０１００有効利用の面
で問題がある。
上記の問題を解決し、システムの安全性、効率を向上さ
せるために、より高度なアドレス空間の保護が不可欠と
なっている。
せるために、より高度なアドレス空間の保護が不可欠と
なっている。
上記従来技術はマルチＯＳの場合、アドレス空間の保護
が十分に行なえないためシステムの安全性に問題があっ
た。又スーパバイザプログラムのレベルによりＩ１０空
間全体をプロテクトする方式では、あるスーパバイザプ
ログラムがＩ１０１００アクセスを不可にした場合他の
プログラムがＩ１０空間全てに対してアクセス不可とな
るため、アドレス空間の有効利用、処理速度に問題があ
った。
が十分に行なえないためシステムの安全性に問題があっ
た。又スーパバイザプログラムのレベルによりＩ１０空
間全体をプロテクトする方式では、あるスーパバイザプ
ログラムがＩ１０１００アクセスを不可にした場合他の
プログラムがＩ１０空間全てに対してアクセス不可とな
るため、アドレス空間の有効利用、処理速度に問題があ
った。
本発明は、システムの安全性向上の為に、より高度な保
護回路を提供すること、さらにアドレス空間の有効利用
を行なう為に、保護範囲をフレキシブルとするメモリ保
護回路を提供することを目的とする。
護回路を提供すること、さらにアドレス空間の有効利用
を行なう為に、保護範囲をフレキシブルとするメモリ保
護回路を提供することを目的とする。
第１図は、上記目的を達成するための本発明に係るメモ
リ保護回路の原理を示した図で、１１はＣＰＵ％ １４
．１５はスーパバイザプログラム、１３はアドレス空間
、１２はＣＰＵＩ １がアドレス空間１３にアクセスす
る際にアクセスの制限を行なうメモリ制御部、１８はメ
モリ保護の範囲を記憶する記憶手段、１９はＣＰＵＩＩ
がアドレス空間１３をアクセスする際に、そのアドレス
が記憶手段１８の設定内容によりプロテクトの可否を判
定する判定手段である。そしてスーパバイザプログラム
１４がアドレス空間１３内の領域１７を専有してアクセ
スする際は、記憶手段１８に領域１７の保護範囲を設定
してからアクセスを行なう。
リ保護回路の原理を示した図で、１１はＣＰＵ％ １４
．１５はスーパバイザプログラム、１３はアドレス空間
、１２はＣＰＵＩ １がアドレス空間１３にアクセスす
る際にアクセスの制限を行なうメモリ制御部、１８はメ
モリ保護の範囲を記憶する記憶手段、１９はＣＰＵＩＩ
がアドレス空間１３をアクセスする際に、そのアドレス
が記憶手段１８の設定内容によりプロテクトの可否を判
定する判定手段である。そしてスーパバイザプログラム
１４がアドレス空間１３内の領域１７を専有してアクセ
スする際は、記憶手段１８に領域１７の保護範囲を設定
してからアクセスを行なう。
プログラム１４が記憶手段１８にプロテクトを設定して
から解除されるまでの間、その設定したアドレス領域は
他のスーパバイザプログラムからのアクセスを不可とし
保護することによりシステムの安全性を向上させること
ができる。
から解除されるまでの間、その設定したアドレス領域は
他のスーパバイザプログラムからのアクセスを不可とし
保護することによりシステムの安全性を向上させること
ができる。
さらに、前記スーパバイザプログラム１４が領域１７に
プロテクトをかけている間でも、スーパバイザプログラ
ム１５は領域１７以外のアドレス空間であればアクセス
することができるため、アドレス空間の有効利用、処理
速度の向上を図ることができる。
プロテクトをかけている間でも、スーパバイザプログラ
ム１５は領域１７以外のアドレス空間であればアクセス
することができるため、アドレス空間の有効利用、処理
速度の向上を図ることができる。
第１図において、スーパバイザプログラム１４゜１５は
、ユニークなプログラムレベルを有しており、独立して
動作している。
、ユニークなプログラムレベルを有しており、独立して
動作している。
プログラム１４が領域１７を専有して使用したい場合は
、メモリ制御部１２内の記憶手段１８に専有したい領域
のアドレスとその範囲を設定する。
、メモリ制御部１２内の記憶手段１８に専有したい領域
のアドレスとその範囲を設定する。
この時、前記スーパバイザプログラム１４のプログラム
レベルをハードウェアが、自動的に上記情報に付加する
。
レベルをハードウェアが、自動的に上記情報に付加する
。
この状態で、あるプログラムからアドレス空間へのアク
セスが生じた場合、メモリ制御部１２内の判定手段１９
が記憶手段１８の内容を参照し、第図２（アクセス可否
判定表）にしたがって、アクセスの可否を判定する。
セスが生じた場合、メモリ制御部１２内の判定手段１９
が記憶手段１８の内容を参照し、第図２（アクセス可否
判定表）にしたがって、アクセスの可否を判定する。
第図２かられかるように、アクセスアドレスが設定範囲
内でかつプログラムレベルが不一致の場合のみ、例外を
発生させるため、資源の有効活用が可能となると同時に
システム全体の安全性も向上する。
内でかつプログラムレベルが不一致の場合のみ、例外を
発生させるため、資源の有効活用が可能となると同時に
システム全体の安全性も向上する。
以下、本発明の一実施例を、第３図により説明する。
第３図はマルチＯＳシステムであり、ＣＰＵ２１はプロ
グラムレベルがそれぞれレベル（１）。
グラムレベルがそれぞれレベル（１）。
レベル（２）であるスーパバイザプログラム１（以下、
５ＶＰ１と略）、スーパバイザプログラム２（以下、５
ＶＰ２と略）から構成される。
５ＶＰ１と略）、スーパバイザプログラム２（以下、５
ＶＰ２と略）から構成される。
アドレス空間レジスタ２４はプログラムレベルフィール
ド２４ａ、先頭アドレスフィールド２４ｂ、末尾アドレ
スフィールド２４ｃ、および有効ビットフィールド２４
ｄから構成され、そのうち前記先頭アドレスフィールド
２４ｂ、前記末尾アドレスフィールド２４ｃおよび前記
有効ビット２４ｄの入力はデータバス２２ｂに接続され
、又前記先頭アドレスフィールド２４ｂ、前記末尾アド
レスフィールド２４ｃおよび前記有効ビット２４ｄの出
力は比較判定回路２３に接続される。
ド２４ａ、先頭アドレスフィールド２４ｂ、末尾アドレ
スフィールド２４ｃ、および有効ビットフィールド２４
ｄから構成され、そのうち前記先頭アドレスフィールド
２４ｂ、前記末尾アドレスフィールド２４ｃおよび前記
有効ビット２４ｄの入力はデータバス２２ｂに接続され
、又前記先頭アドレスフィールド２４ｂ、前記末尾アド
レスフィールド２４ｃおよび前記有効ビット２４ｄの出
力は比較判定回路２３に接続される。
ＣＰＵ２１からのプログラムレベル信号２９ｂは前記プ
ログラムレベルフィールド２４ａの入力と前記比較判定
回路２３に接続され、又前記プログラムレベルフィール
ド２４ａの出力は前記比較判定回路２３に接続される。
ログラムレベルフィールド２４ａの入力と前記比較判定
回路２３に接続され、又前記プログラムレベルフィール
ド２４ａの出力は前記比較判定回路２３に接続される。
アドレスラッチ２６の入力はアドレスバス２２ａに接続
され、該アドレスラッチ２６の出力は、前記比較判定回
路２３およびゲート２８ａの入力に接続される。又デー
タラッチ２７の入力はデータバス２２ｂに接続され、該
データラッチ２７の出力はゲート２８ｃの入力に接続さ
れる。
され、該アドレスラッチ２６の出力は、前記比較判定回
路２３およびゲート２８ａの入力に接続される。又デー
タラッチ２７の入力はデータバス２２ｂに接続され、該
データラッチ２７の出力はゲート２８ｃの入力に接続さ
れる。
前記比較判定回路２３から出力されるゲート開閉信号２
９ｃは前記ゲート２８ａの制御入力および前記ゲート２
８ｃの制御入力に接続され、又前記ゲート２８ａの出力
は、アドレスバス２２ｃに接続され、前記ゲート２８Ｃ
の出力はデータバス２２ｄに接続される。
９ｃは前記ゲート２８ａの制御入力および前記ゲート２
８ｃの制御入力に接続され、又前記ゲート２８ａの出力
は、アドレスバス２２ｃに接続され、前記ゲート２８Ｃ
の出力はデータバス２２ｄに接続される。
アドレス空間２５は前記アドレスバス２２ｃおよび前記
データバス２２ｄに接続される。
データバス２２ｄに接続される。
前記アドレス空間２５は前記ＣＰＵ２１から指示される
アドレスによってアクセス対象が決定される。
アドレスによってアクセス対象が決定される。
次に動作を説明する。前記５ＶＰＩ ２１ａが前記ア
ドレス空間２５のアドレス領域２５ａ（例えばに〜１）
を専有してアクセスするために、前記５ＶＰＩ ２１
ａは前記アドレス空間レジスタ２４内の前記先頭アドレ
スフィールド２４ｂに先頭アドレスｋを設定し、前記末
尾アドレスフィールド２４ｃに末尾アドレス１を設定し
、前記有効ビットフィールド２４ｄに有効ビット“１”
を設定する。同時に前記ＣＰＵ２１からの前記プログラ
ムレベル信号２９ｂの内容である５ＶＰ１のプログラム
レベル“１”が前記プログラムレベルフィールド２４ａ
に設定される。
ドレス空間２５のアドレス領域２５ａ（例えばに〜１）
を専有してアクセスするために、前記５ＶＰＩ ２１
ａは前記アドレス空間レジスタ２４内の前記先頭アドレ
スフィールド２４ｂに先頭アドレスｋを設定し、前記末
尾アドレスフィールド２４ｃに末尾アドレス１を設定し
、前記有効ビットフィールド２４ｄに有効ビット“１”
を設定する。同時に前記ＣＰＵ２１からの前記プログラ
ムレベル信号２９ｂの内容である５ＶＰ１のプログラム
レベル“１”が前記プログラムレベルフィールド２４ａ
に設定される。
まず前記アドレス空間２５のアドレス領域２５ａが前記
５ＶＰ１によって専有されている状態において、前記５
ＶＰ２が前記アドレス空間２５にアクセスする場合につ
いて説明する。
５ＶＰ１によって専有されている状態において、前記５
ＶＰ２が前記アドレス空間２５にアクセスする場合につ
いて説明する。
５ＶＰ２が前記アドレス領域２５ａ外の特定アドレス２
５ｂにデータを出力す番場合、前記特定アドレス２５ｂ
のアドレスｍが前記アドレスバス２２ａを介して前記ア
ドレスラッチ２６にセットされ、又出力データが前記デ
ータバス２２ｂを介して前記データラッチ２７にセット
される。前記比較判定回路２３は、前記アドレス空間レ
ジスタ２４の前記有効ビットフィールドの値が“１”で
あることにより、前記プログラムレベルフィールド２４
ａの値“１″、前記先頭アドレスフィールド２４ｂの値
“ｋ″および前記末尾アドレス２４Ｃの値“ｌ”が有効
であることを確認し、前記アドレスラッチ２６の値“ｍ
′′と前記先頭フィールド２４ｂの値“ｋ″および前記
末尾アドレス２４Ｃの値“ｌ”とを比較する。その結果
前記特定アドレス２５ｂのアドレスｍが、前記アドレス
領域２５ａの範囲外であることにより、前記ゲート開閉
信号２９ｃが“１”となり、前記ゲート２８ａおよび前
記ゲート２８ｃが開いて、前記アドレスラッチ２６の出
力が前記アドレスバス２２ｃに伝播され、又前記データ
ラッチ２７の出力が前記データバス２２ｄに伝播される
。
５ｂにデータを出力す番場合、前記特定アドレス２５ｂ
のアドレスｍが前記アドレスバス２２ａを介して前記ア
ドレスラッチ２６にセットされ、又出力データが前記デ
ータバス２２ｂを介して前記データラッチ２７にセット
される。前記比較判定回路２３は、前記アドレス空間レ
ジスタ２４の前記有効ビットフィールドの値が“１”で
あることにより、前記プログラムレベルフィールド２４
ａの値“１″、前記先頭アドレスフィールド２４ｂの値
“ｋ″および前記末尾アドレス２４Ｃの値“ｌ”が有効
であることを確認し、前記アドレスラッチ２６の値“ｍ
′′と前記先頭フィールド２４ｂの値“ｋ″および前記
末尾アドレス２４Ｃの値“ｌ”とを比較する。その結果
前記特定アドレス２５ｂのアドレスｍが、前記アドレス
領域２５ａの範囲外であることにより、前記ゲート開閉
信号２９ｃが“１”となり、前記ゲート２８ａおよび前
記ゲート２８ｃが開いて、前記アドレスラッチ２６の出
力が前記アドレスバス２２ｃに伝播され、又前記データ
ラッチ２７の出力が前記データバス２２ｄに伝播される
。
次に５ＶＰ２が前記アドレス領域２５ａの内の特定アド
レス２５ｃにデータを出力する場合、前述同様に、前記
特定アドレス２５ｃのアドレスｎが前記アドレスラッチ
２６にセットされ、該アドレスラッチ２６の値ＩＩｎ”
が、前記先頭アドレスフィールド２４ｂの値“ｋ”およ
び前記末尾アドレス２４ｃの値″ｌ”とを比較する。そ
の結果前記特定アドレス２５ｃのアドレスｎが、前記ア
ドレス領域２５ａの範囲内であることにより、前記比較
判定回路２３からの前記例外信号２９ａが“１″となり
、例外の発生をＣＰＵ２１に知らせる。この時前記ゲー
ト開閉信号２９ｃは“０°゛となり、前記ゲート２８ａ
および前記ゲート２８ｃは閉じている。
レス２５ｃにデータを出力する場合、前述同様に、前記
特定アドレス２５ｃのアドレスｎが前記アドレスラッチ
２６にセットされ、該アドレスラッチ２６の値ＩＩｎ”
が、前記先頭アドレスフィールド２４ｂの値“ｋ”およ
び前記末尾アドレス２４ｃの値″ｌ”とを比較する。そ
の結果前記特定アドレス２５ｃのアドレスｎが、前記ア
ドレス領域２５ａの範囲内であることにより、前記比較
判定回路２３からの前記例外信号２９ａが“１″となり
、例外の発生をＣＰＵ２１に知らせる。この時前記ゲー
ト開閉信号２９ｃは“０°゛となり、前記ゲート２８ａ
および前記ゲート２８ｃは閉じている。
５ｖｐｉが前記アドレス空間２５にアクセスする場合、
前記比較判定回路２３は、前記ＣＰＵ２１からのプログ
ラムレベル信号２９ｂの内容“１”と前記プログラムレ
ベルフィールド２４ａの値“１”を比較し、その結果が
同一であることにより、前記ゲート開閉信号２９ｃを“
１”とし、前記ゲート２８ａおよび前記ゲート２８ｃを
開く。
前記比較判定回路２３は、前記ＣＰＵ２１からのプログ
ラムレベル信号２９ｂの内容“１”と前記プログラムレ
ベルフィールド２４ａの値“１”を比較し、その結果が
同一であることにより、前記ゲート開閉信号２９ｃを“
１”とし、前記ゲート２８ａおよび前記ゲート２８ｃを
開く。
この時はアクセス対象のアドレスが、前記アドレス領域
２５ａの範囲内か、範囲外かは前記ゲート開閉信号２９
ｃの状態には影響しない。
２５ａの範囲内か、範囲外かは前記ゲート開閉信号２９
ｃの状態には影響しない。
第４図は、前記比較判定回路２３の詳細を示したもので
ある。４１はアドレス空間レジスタ２４の１エントリに
対応する比較回路部である６レベル判定回路４２の入力
には、前記プログラムレベル信号２９ｂと前記プログラ
ムレベルフィールド２４ａの出力が接続され、該レベル
判定回路４２の出力がＡＮＤゲート４６に接続される。
ある。４１はアドレス空間レジスタ２４の１エントリに
対応する比較回路部である６レベル判定回路４２の入力
には、前記プログラムレベル信号２９ｂと前記プログラ
ムレベルフィールド２４ａの出力が接続され、該レベル
判定回路４２の出力がＡＮＤゲート４６に接続される。
先頭アドレス判定回路４３の入力には、前記アドレスラ
ッチ２６の出力と前記先頭アドレスフィールド２４ｂの
出力が接続され、該先頭アドレス判定回路４３の出力が
ＡＮＤゲート４５に接続される。末尾アドレス判定回路
４４の入力には、前記アドレスラッチ２６の出力と前記
末尾アドレスフィールド２４ｃの出力が接続され、該末
尾アドレス判定回路４４の出力が前記ＡＮＤゲート４５
の残りの入力に接続される。又前記ＡＮＤゲート４５の
出力は前記ＡＮＤゲート４６の残りの入力に接続され、
該ＡＮＤゲート４６の出力と前記有効ビットフィールド
２４ｄの出力がＡＮＤゲート４７の入力に接続される。
ッチ２６の出力と前記先頭アドレスフィールド２４ｂの
出力が接続され、該先頭アドレス判定回路４３の出力が
ＡＮＤゲート４５に接続される。末尾アドレス判定回路
４４の入力には、前記アドレスラッチ２６の出力と前記
末尾アドレスフィールド２４ｃの出力が接続され、該末
尾アドレス判定回路４４の出力が前記ＡＮＤゲート４５
の残りの入力に接続される。又前記ＡＮＤゲート４５の
出力は前記ＡＮＤゲート４６の残りの入力に接続され、
該ＡＮＤゲート４６の出力と前記有効ビットフィールド
２４ｄの出力がＡＮＤゲート４７の入力に接続される。
該ＡＮＤゲート４７の出力はＯＲゲート４８とＡＮＤゲ
ート４９に接続され、該ＯＲゲート４８の出力は前記例
外信号２９ａとして前記ＣＰＵ２１に接続され、又前記
ＡＮＤゲート４９の出力は前記ゲート開閉信号２９ｃと
して、前記ゲート２８ａおよび前記ゲート２８Ｃに接続
される。前記ＯＲゲート４８の残り入力および前記Ａ
Ｎ、 Ｄゲート４９の残り入力には、前記比較回路部４
１と等価の回路から出力された信号群４ｄが接続される
。
ート４９に接続され、該ＯＲゲート４８の出力は前記例
外信号２９ａとして前記ＣＰＵ２１に接続され、又前記
ＡＮＤゲート４９の出力は前記ゲート開閉信号２９ｃと
して、前記ゲート２８ａおよび前記ゲート２８Ｃに接続
される。前記ＯＲゲート４８の残り入力および前記Ａ
Ｎ、 Ｄゲート４９の残り入力には、前記比較回路部４
１と等価の回路から出力された信号群４ｄが接続される
。
次に第４図の動作を説明する。前記レベル判定回路４２
は、前記プログラムレベル信号２９ｂの内容と前記プロ
グラムレベルフィールド２４ａの内容を比較し、一致し
ている場合は前記レベル判定回路４２の出力をアクティ
ブ（°゛１”）にする。
は、前記プログラムレベル信号２９ｂの内容と前記プロ
グラムレベルフィールド２４ａの内容を比較し、一致し
ている場合は前記レベル判定回路４２の出力をアクティ
ブ（°゛１”）にする。
前記先頭アドレス判定回路４３は前記アドレスラッチ２
６の内容と前記先頭アドレスフィールド２４ｂの内容を
比較し、前記アドレスラッチ２６の内容が前記先頭アド
レスフィールド２４ｂの内容より大きい場合に、前記先
頭アドレス判定回路４３の出力をアクティブ（“１″）
にする。又前記末尾アドレス判定回路４４は前記アドレ
スラッチ２６の内容と前記末尾アドレスフィールド２４
ｃの内容を比較し、前記アドレスラッチ２６の内容が前
記末尾アドレスフィールド２４ｃの内容より小さい場合
に、前記末尾アドレス判定回路４４の出力をアクティブ
（“１”）にする。
６の内容と前記先頭アドレスフィールド２４ｂの内容を
比較し、前記アドレスラッチ２６の内容が前記先頭アド
レスフィールド２４ｂの内容より大きい場合に、前記先
頭アドレス判定回路４３の出力をアクティブ（“１″）
にする。又前記末尾アドレス判定回路４４は前記アドレ
スラッチ２６の内容と前記末尾アドレスフィールド２４
ｃの内容を比較し、前記アドレスラッチ２６の内容が前
記末尾アドレスフィールド２４ｃの内容より小さい場合
に、前記末尾アドレス判定回路４４の出力をアクティブ
（“１”）にする。
ＡＮＤゲート４６の出力４ｅは、第５図の真理値表の様
に決定され、該出力が“１”で前記有効ビットフィール
ド２４ｄが“１”のとき、ＡＮＤゲート４７の出力が“
Ｏ”となり、ＯＲゲート４８の出力２９ａ（例外信号）
が“１”となり前記ＣＰＵ２１に例外発生を知らせる。
に決定され、該出力が“１”で前記有効ビットフィール
ド２４ｄが“１”のとき、ＡＮＤゲート４７の出力が“
Ｏ”となり、ＯＲゲート４８の出力２９ａ（例外信号）
が“１”となり前記ＣＰＵ２１に例外発生を知らせる。
前記ＡＮＤゲート４６の出力４ｅが“０″のときは、前
記ＡＮＤゲート４７の出力は“１゛となり、前記信号群
４ｄが全て“１”の場合にＡＮＤゲート４９の出力２９
ｃ（ゲート開閉信号）が“°１″となり前記ゲート２８
ａおよび２８ｃをオープン状態とする。
記ＡＮＤゲート４７の出力は“１゛となり、前記信号群
４ｄが全て“１”の場合にＡＮＤゲート４９の出力２９
ｃ（ゲート開閉信号）が“°１″となり前記ゲート２８
ａおよび２８ｃをオープン状態とする。
本発明によれば、保護領域がアドレス空間全てに対し、
可変長で指定できるので、複数プログラムが同時にアド
レス空間をアクセスする可能性が高いマルチＯＳシステ
ム等において、アドレス空間を有効利用でき、しかもシ
ステムとしての安全性を向上させる効果がある。
可変長で指定できるので、複数プログラムが同時にアド
レス空間をアクセスする可能性が高いマルチＯＳシステ
ム等において、アドレス空間を有効利用でき、しかもシ
ステムとしての安全性を向上させる効果がある。
第１図は本発明の一実施例の原理を示す図、第２図はア
クセス可否判定を示す図、第３図は本発明の一実施例の
構成図、第４図は比較判定回路の詳細図、第５図は信号
４ｅの真理値を示す図、第６図は従来のメモリ保護回路
を示す図である。 １７・・・保護領域、１８・・・記憶手段、１９・・・
判定手段、２３・・・比較判定回路、２４・・・アドレ
ス空間レジスタ
クセス可否判定を示す図、第３図は本発明の一実施例の
構成図、第４図は比較判定回路の詳細図、第５図は信号
４ｅの真理値を示す図、第６図は従来のメモリ保護回路
を示す図である。 １７・・・保護領域、１８・・・記憶手段、１９・・・
判定手段、２３・・・比較判定回路、２４・・・アドレ
ス空間レジスタ
Claims (1)
- 【特許請求の範囲】 １、マイクロプロセッサと該マイクロプロセッサで実行
されるプログラム及びデータを格納するメモリから構成
され複数のＯＳが独立して動作可能な、マルチＯＳシス
テムのメモリ保護回路において、 前記マイクロプロセッサのプログラムによりメモリ保護
領域を設定する記憶手段と前記記憶手段を参照しアクセ
ス可否を決定する判定手段より成ることを特徴とするメ
モリ保護回路。 ２、前記、判定手段が、前記記憶手段に設定された任意
のアドレス範囲に対し、アクセスプロテクトをかけられ
るようにしたことを特徴とする特許請求の範囲第１項記
載のメモリ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27843289A JPH03141446A (ja) | 1989-10-27 | 1989-10-27 | メモリ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27843289A JPH03141446A (ja) | 1989-10-27 | 1989-10-27 | メモリ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03141446A true JPH03141446A (ja) | 1991-06-17 |
Family
ID=17597266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27843289A Pending JPH03141446A (ja) | 1989-10-27 | 1989-10-27 | メモリ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03141446A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006065851A (ja) * | 2004-08-27 | 2006-03-09 | Microsoft Corp | アドレスビットを使用してアドレス空間におけるデータのセキュリティ属性を通知するシステムおよび方法 |
| JP2008242593A (ja) * | 2007-03-26 | 2008-10-09 | Nec Electronics Corp | マルチプロセッサシステム及びマルチプロセッサシステムにおけるアクセス保護方法 |
| US8474021B2 (en) | 2001-06-29 | 2013-06-25 | Secure Systems Limited | Security system and method for computers |
| US9087015B2 (en) | 2007-12-06 | 2015-07-21 | Renesas Electronics Corporation | Data processing apparatus and address space protection method |
-
1989
- 1989-10-27 JP JP27843289A patent/JPH03141446A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8474021B2 (en) | 2001-06-29 | 2013-06-25 | Secure Systems Limited | Security system and method for computers |
| JP2006065851A (ja) * | 2004-08-27 | 2006-03-09 | Microsoft Corp | アドレスビットを使用してアドレス空間におけるデータのセキュリティ属性を通知するシステムおよび方法 |
| JP2008242593A (ja) * | 2007-03-26 | 2008-10-09 | Nec Electronics Corp | マルチプロセッサシステム及びマルチプロセッサシステムにおけるアクセス保護方法 |
| US8893142B2 (en) | 2007-03-26 | 2014-11-18 | Renesas Electronics Corporation | Multiprocessor system for restricting an access request to a shared resource |
| US9087015B2 (en) | 2007-12-06 | 2015-07-21 | Renesas Electronics Corporation | Data processing apparatus and address space protection method |
| US9626303B2 (en) | 2007-12-06 | 2017-04-18 | Renesas Electronics Corporation | Data processing apparatus and address space protection method |
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