JPH0630085B2 - 計算機システム - Google Patents
計算機システムInfo
- Publication number
- JPH0630085B2 JPH0630085B2 JP58007531A JP753183A JPH0630085B2 JP H0630085 B2 JPH0630085 B2 JP H0630085B2 JP 58007531 A JP58007531 A JP 58007531A JP 753183 A JP753183 A JP 753183A JP H0630085 B2 JPH0630085 B2 JP H0630085B2
- Authority
- JP
- Japan
- Prior art keywords
- dma
- bus
- processor
- transfer
- signal
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/282—Cycle stealing DMA
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、プロセッサの処理と並列にＤＭＡ転送を行
い、プロセッサの処理効率を向上させることが可能な計
算機システムに関するものである。
い、プロセッサの処理効率を向上させることが可能な計
算機システムに関するものである。
〔従来の技術〕 従来より、高速度転送を要するＩ／Ｏデバイス（例えば
ＣＲＴデイスプレイ装置）と主メモリの間では、プログ
ラムによることなく、ＤＭＡ(Direct Memory Access)制
御によつてハードウエアでデータ転送を行つている。そ
の場合、従来の計算機システムでは、第１図に示すよう
に、プロセツサ１に対し、アドレス・バス104，データ
・バス105および制御バス103を介してメモリ４、ＤＭＡ
制御素子２およびＩ／Ｏデバイス３が直結されているた
め、ＤＭＡ制御素子２とプロセツサ１が同時にこれらの
バス103,104,105を占有することはできない。したがつ
て、ＤＭＡ転送要求が発生したときには、その都度、プ
ロセツサ１を停止させたり、基本クロツクの幅を延長し
たりして、プロセツサ１の動作が停止している間に、Ｄ
ＭＡ転送を行う方法、つまり時分割方式によりＤＭＡ転
送を行つている。
ＣＲＴデイスプレイ装置）と主メモリの間では、プログ
ラムによることなく、ＤＭＡ(Direct Memory Access)制
御によつてハードウエアでデータ転送を行つている。そ
の場合、従来の計算機システムでは、第１図に示すよう
に、プロセツサ１に対し、アドレス・バス104，データ
・バス105および制御バス103を介してメモリ４、ＤＭＡ
制御素子２およびＩ／Ｏデバイス３が直結されているた
め、ＤＭＡ制御素子２とプロセツサ１が同時にこれらの
バス103,104,105を占有することはできない。したがつ
て、ＤＭＡ転送要求が発生したときには、その都度、プ
ロセツサ１を停止させたり、基本クロツクの幅を延長し
たりして、プロセツサ１の動作が停止している間に、Ｄ
ＭＡ転送を行う方法、つまり時分割方式によりＤＭＡ転
送を行つている。
第２図は、第１図の計算機システムの動作タイムチヤー
トである。
トである。
第２図において、先ず、(1)ＤＭＡ転送要求ＴＸＲＱｎ
が、Ｉ／Ｏデバイス３からライン106を介してＤＭＡ制
御素子２に入力されると、ＤＭＡ制御素子２はその入力
をクロツクφ2の立上がり時点でチエツクし、もしＤＭ
Ａ転送要求ＴＸＲＱｎががハイレベルであれば、以下
(2)〜(11)の手順にしたがつて動作する。(2)ＤＭＡ転送
要求ＴＸＲＱｎがハイレベルであることをチエツクした
ＤＭＡ制御素子２は、ライン101を介してプロセツサ停
止要求信号▲▼＝Ｏをプロセツサ１に出力し
て、プロセツサ停止を要求する。(3)プロセツサ１から
制御バス103を介してＩ／Ｏデバイス３に転送アクノリ
ツジ信号ＴＸＡＫＡを出力する。(4)プロセツサ１が停
止して、プロセツサ１からライン102を介してＤＭＡ制
御素子２に対し、ＤＭＡ転送承認信号ＤＧＲＮＴ（ハイ
レベル）が出力されるのを待つ。(5)承認信号ＤＧＲＮ
Ｔがハイレベルになると、転送アクノリツジ信号ＴＸＡ
ＫＢ、アドレス信号およびＤＭＡ Ｒ／Ｗ信号を、ＤＭ
Ａ制御素子２から制御バス103，およびアドレス・バス1
04を介してＩ／Ｏデバイス３に出力する。(6)ＤＭＡ制
御素子２からライン107を介してＤＭＡ転送ストローブ
ＴＸＳＴＢｎをＩ／Ｏデバイス３に出力して、データ・
バス105を介しメモリ４とＩ／Ｏデバイス３との間でＤ
ＭＡ転送を行う。(7)ＤＭＡ制御素子２内のアドレス・
レジスタを＋１し、転送語数レジスタを−１する。(8)
ライン101を介して送られるプロセツサ停止要求信号▲
▼がハイレベルに戻つて、プロセツサ１は再び
動作を開始する。(9)ライン106を介して送られるＤＭＡ
転送要求信号ＴＸＲＱｎがローレベルに戻る。(10)アド
レス・バス104、ＤＭＡ Ｒ／Ｗの制御バス103は、再び
ハイインピーダンス状態となる。(11)ライン102を介し
て送られるＤＭＡ転送許可信号ＤＧＲＮＴが、ローレベ
ルに戻る。
が、Ｉ／Ｏデバイス３からライン106を介してＤＭＡ制
御素子２に入力されると、ＤＭＡ制御素子２はその入力
をクロツクφ2の立上がり時点でチエツクし、もしＤＭ
Ａ転送要求ＴＸＲＱｎががハイレベルであれば、以下
(2)〜(11)の手順にしたがつて動作する。(2)ＤＭＡ転送
要求ＴＸＲＱｎがハイレベルであることをチエツクした
ＤＭＡ制御素子２は、ライン101を介してプロセツサ停
止要求信号▲▼＝Ｏをプロセツサ１に出力し
て、プロセツサ停止を要求する。(3)プロセツサ１から
制御バス103を介してＩ／Ｏデバイス３に転送アクノリ
ツジ信号ＴＸＡＫＡを出力する。(4)プロセツサ１が停
止して、プロセツサ１からライン102を介してＤＭＡ制
御素子２に対し、ＤＭＡ転送承認信号ＤＧＲＮＴ（ハイ
レベル）が出力されるのを待つ。(5)承認信号ＤＧＲＮ
Ｔがハイレベルになると、転送アクノリツジ信号ＴＸＡ
ＫＢ、アドレス信号およびＤＭＡ Ｒ／Ｗ信号を、ＤＭ
Ａ制御素子２から制御バス103，およびアドレス・バス1
04を介してＩ／Ｏデバイス３に出力する。(6)ＤＭＡ制
御素子２からライン107を介してＤＭＡ転送ストローブ
ＴＸＳＴＢｎをＩ／Ｏデバイス３に出力して、データ・
バス105を介しメモリ４とＩ／Ｏデバイス３との間でＤ
ＭＡ転送を行う。(7)ＤＭＡ制御素子２内のアドレス・
レジスタを＋１し、転送語数レジスタを−１する。(8)
ライン101を介して送られるプロセツサ停止要求信号▲
▼がハイレベルに戻つて、プロセツサ１は再び
動作を開始する。(9)ライン106を介して送られるＤＭＡ
転送要求信号ＴＸＲＱｎがローレベルに戻る。(10)アド
レス・バス104、ＤＭＡ Ｒ／Ｗの制御バス103は、再び
ハイインピーダンス状態となる。(11)ライン102を介し
て送られるＤＭＡ転送許可信号ＤＧＲＮＴが、ローレベ
ルに戻る。
このように、上記(1)〜(11)の手順でＤＭＡ転送が行わ
れるが、その都度、プロセツサ１を停止させる必要があ
るため、プロセツサ１の実行サイクルとＤＭＡ転送の前
後で、ＤＭＡ制御素子２もプロセツサ１もともにバスを
使用しないデツド・サイクル（Dead Cycle）が生ずる。
このデツド・サイクルが生じることに加えて、プロセツ
サ１とＤＭＡ制御素子２が時分割で動作するため、ＤＭ
Ａ転送により、ＤＭＡ転送に関係のない処理に関してプ
ロセツサ１の処理効率が低下するという欠点がある。
れるが、その都度、プロセツサ１を停止させる必要があ
るため、プロセツサ１の実行サイクルとＤＭＡ転送の前
後で、ＤＭＡ制御素子２もプロセツサ１もともにバスを
使用しないデツド・サイクル（Dead Cycle）が生ずる。
このデツド・サイクルが生じることに加えて、プロセツ
サ１とＤＭＡ制御素子２が時分割で動作するため、ＤＭ
Ａ転送により、ＤＭＡ転送に関係のない処理に関してプ
ロセツサ１の処理効率が低下するという欠点がある。
本発明の目的は、このような欠点を除去するため、プロ
セツサがＤＭＡ関連デバイスをアクセスしないときに
は、プロセツサとＤＭＡデバイスを並列処理させること
により、ＤＭＡ転送時のプロセツサの処理効率の低下を
防ぐことができる計算機システムを提供することにあ
る。
セツサがＤＭＡ関連デバイスをアクセスしないときに
は、プロセツサとＤＭＡデバイスを並列処理させること
により、ＤＭＡ転送時のプロセツサの処理効率の低下を
防ぐことができる計算機システムを提供することにあ
る。
本発明の計算機システムは、プロセッサ、記憶装置およ
びＤＭＡ制御装置を共通バスで接続した計算機システム
において、上記共通バスに接続された上記ＤＭＡ制御装
置と該ＤＭＡ制御装置により制御される関連装置とを接
続するバス部分とその他のプロセッサ側のバス部分とを
切り離すためのバス・スイッチと、上記プロセッサから
アクセス先を指定する信号を受信し、該信号が上記ＤＭ
Ａ関連装置をアクセス先として指定していないときにバ
ス切り替え信号およびバス不アクセス信号を発生するデ
コーダを設け、上記バス・スイッチは、上記デコーダか
ら発生された上記バス切り替え信号によって切り離さ
れ、上記ＤＭＡ制御装置は、上記ＤＭＡ関連装置である
ＤＭＡ転送用Ｉ／Ｏ装置からデータ転送要求を受けたと
き、上記ＤＭＡバス不アクセス信号を上記デコーダから
受信した場合にＤＭＡ転送を行うことを特徴としてい
る。
びＤＭＡ制御装置を共通バスで接続した計算機システム
において、上記共通バスに接続された上記ＤＭＡ制御装
置と該ＤＭＡ制御装置により制御される関連装置とを接
続するバス部分とその他のプロセッサ側のバス部分とを
切り離すためのバス・スイッチと、上記プロセッサから
アクセス先を指定する信号を受信し、該信号が上記ＤＭ
Ａ関連装置をアクセス先として指定していないときにバ
ス切り替え信号およびバス不アクセス信号を発生するデ
コーダを設け、上記バス・スイッチは、上記デコーダか
ら発生された上記バス切り替え信号によって切り離さ
れ、上記ＤＭＡ制御装置は、上記ＤＭＡ関連装置である
ＤＭＡ転送用Ｉ／Ｏ装置からデータ転送要求を受けたと
き、上記ＤＭＡバス不アクセス信号を上記デコーダから
受信した場合にＤＭＡ転送を行うことを特徴としてい
る。
第３図は本発明の実施例を示す計算機システムのブロツ
ク図である。
ク図である。
本発明では、第３図に示すように、プロセツサ１と、Ｄ
ＭＡ関連デバイスであるＤＭＡ制御素子２、Ｉ／Ｏデバ
イス３、ＤＭＡ転送用記憶素子５の間に、バス切替スイ
ツチ６を設け、このスイツチ６を制御するためのデコー
ダ７を設けている。
ＭＡ関連デバイスであるＤＭＡ制御素子２、Ｉ／Ｏデバ
イス３、ＤＭＡ転送用記憶素子５の間に、バス切替スイ
ツチ６を設け、このスイツチ６を制御するためのデコー
ダ７を設けている。
ところで、プロセツサ１は、直接、ＤＭＡ関連デバイス
をアクセスするとき以外には、他の記憶素子あるいはＩ
／Ｏデバイスをアクセスするか、あるいはプロセツサ自
身の内部レジスタをアクセスしており、その間にＤＭＡ
制御素子２が単独でＤＭＡ関連デバイス３をアクセスで
きるようにすれば、プロセツサ１とＤＭＡ関連デバイス
は並列に動作することができる。プロセツサ１が直接Ｄ
ＭＡデバイスをアクセスするのは、ＤＭＡデバイスをア
クセスする命令をフエツチした後、データを読み出し、
書き込みする１サイクルの間だけであり、全体からみる
と僅かな期間である。勿論、プロセツサ１がＤＭＡデバ
イスをアクセスしない命令のときには、全くＤＭＡデバ
イスはアクセスされず、無駄な時間となつている。これ
は、プロセツサ１とＤＭＡ制御素子２が直接バスで結ば
れているためであり、ＤＭＡ転送制御時には、このバス
をプロセツサ１とＤＭＡ制御素子２が時分割で使用する
ので、プロセツサ１の処理効率は低下することになる。
をアクセスするとき以外には、他の記憶素子あるいはＩ
／Ｏデバイスをアクセスするか、あるいはプロセツサ自
身の内部レジスタをアクセスしており、その間にＤＭＡ
制御素子２が単独でＤＭＡ関連デバイス３をアクセスで
きるようにすれば、プロセツサ１とＤＭＡ関連デバイス
は並列に動作することができる。プロセツサ１が直接Ｄ
ＭＡデバイスをアクセスするのは、ＤＭＡデバイスをア
クセスする命令をフエツチした後、データを読み出し、
書き込みする１サイクルの間だけであり、全体からみる
と僅かな期間である。勿論、プロセツサ１がＤＭＡデバ
イスをアクセスしない命令のときには、全くＤＭＡデバ
イスはアクセスされず、無駄な時間となつている。これ
は、プロセツサ１とＤＭＡ制御素子２が直接バスで結ば
れているためであり、ＤＭＡ転送制御時には、このバス
をプロセツサ１とＤＭＡ制御素子２が時分割で使用する
ので、プロセツサ１の処理効率は低下することになる。
そこで、第３図では、ＤＭＡ関連デバイス（２，３，
５）とプロセツサ１の間にバススイツチ６を設け、ＤＭ
Ａ転送時に、プロセツサ１の使用するバス(103,104,10
5)とＤＭＡ関連デバイスの使用するバス(203,204,205,3
03,304,305)を分離させ、プロセツサ１の処理と、ＤＭ
Ａ転送とを並列に処理させることにより、処理効率の低
下を防止する。
５）とプロセツサ１の間にバススイツチ６を設け、ＤＭ
Ａ転送時に、プロセツサ１の使用するバス(103,104,10
5)とＤＭＡ関連デバイスの使用するバス(203,204,205,3
03,304,305)を分離させ、プロセツサ１の処理と、ＤＭ
Ａ転送とを並列に処理させることにより、処理効率の低
下を防止する。
第３図において、バススイツチ６は、デコーダ７により
開閉され、プロセツサ１がＤＭＡ関連デバイス（２，
３，５）をアクセスしないときには、プロセツサ側のバ
スからＤＭＡ側のバスを切り離す。ＤＭＡ転送の手順は
ほぼ従来のＤＭＡ転送の場合と同じであるが、ただ、本
発明の場合には、Ｉ／Ｏデバイス３から転送要求があつ
ても、プロセツサ１に対して停止要求信号▲▼
を出力したり、またＤＭＡ転送許可信号ＤＧＲＮＴを入
力したりしない。すなわち、ＤＭＡは、プロセツサ１と
並列に動作するのである。
開閉され、プロセツサ１がＤＭＡ関連デバイス（２，
３，５）をアクセスしないときには、プロセツサ側のバ
スからＤＭＡ側のバスを切り離す。ＤＭＡ転送の手順は
ほぼ従来のＤＭＡ転送の場合と同じであるが、ただ、本
発明の場合には、Ｉ／Ｏデバイス３から転送要求があつ
ても、プロセツサ１に対して停止要求信号▲▼
を出力したり、またＤＭＡ転送許可信号ＤＧＲＮＴを入
力したりしない。すなわち、ＤＭＡは、プロセツサ１と
並列に動作するのである。
第４図は、第３図におけるＤＭＡ制御素子２の構成を示
すブロツク図である。
すブロツク図である。
ＤＭＡ制御素子２は、第４図に示すように、アドレス・
レジスタ８、データ・カウント・レジスタ９、コントロ
ール・レジスタ１０、ステータス・レジスタ１１、アド
レス・バス・バツフア１２、アンド回路１３，１４を有
している。各レジスタ８，９，１０，１１は、各チヤネ
ルごとに１個ずつ設けられる。アドレス・レジスタ８
は、アドレス・バス・バツフア１２を通して、バススイ
ツチ６に対し、ＤＭＡ転送制御用のアドレスを出力する
（アドレス・バス204）。アドレス・レジスタ８の内容
は、そのチヤネルのＤＭＡを実行している間、バス・ス
イツチ６に出力され、１語の転送が終ると＋１される。
レジスタ８、データ・カウント・レジスタ９、コントロ
ール・レジスタ１０、ステータス・レジスタ１１、アド
レス・バス・バツフア１２、アンド回路１３，１４を有
している。各レジスタ８，９，１０，１１は、各チヤネ
ルごとに１個ずつ設けられる。アドレス・レジスタ８
は、アドレス・バス・バツフア１２を通して、バススイ
ツチ６に対し、ＤＭＡ転送制御用のアドレスを出力する
（アドレス・バス204）。アドレス・レジスタ８の内容
は、そのチヤネルのＤＭＡを実行している間、バス・ス
イツチ６に出力され、１語の転送が終ると＋１される。
次に、データ・カウント・レジスタ９はＤＭＡ転送の転
送語数をセツトし、データ・カウント・レジスタ９の内
容を１語の転送が終了するごとに−１する。
送語数をセツトし、データ・カウント・レジスタ９の内
容を１語の転送が終了するごとに−１する。
コントロール・レジスタ１０は、対応する各チヤンネル
の制御情報をセツトする。このコントロール・レジスタ
１０には、Ｉ／Ｏデバイス３の選択情報ＤＶＳがあり、
選択情報ＤＶＳとＤＭＡ転送要求信号ＴＸＲＱｎ（ライ
ン106）の論理積により、Ｉ／Ｏデバイス３に対するＤ
ＭＡ転送許可信号ＴＸＳＴＢｎをライン107を介して出
力する。また、コントロール・レジスタ１０の送信／受
信を指定するＳ／Ｒ信号と、ＤＭＡ転送要求信号ＴＸＲ
Ｑｎ（ライン106）の論理積により、制御バス203を介し
てＤＭＡからのリード／ライト信号（ＤＭＡ Ｒ／Ｗ）
を出力する。
の制御情報をセツトする。このコントロール・レジスタ
１０には、Ｉ／Ｏデバイス３の選択情報ＤＶＳがあり、
選択情報ＤＶＳとＤＭＡ転送要求信号ＴＸＲＱｎ（ライ
ン106）の論理積により、Ｉ／Ｏデバイス３に対するＤ
ＭＡ転送許可信号ＴＸＳＴＢｎをライン107を介して出
力する。また、コントロール・レジスタ１０の送信／受
信を指定するＳ／Ｒ信号と、ＤＭＡ転送要求信号ＴＸＲ
Ｑｎ（ライン106）の論理積により、制御バス203を介し
てＤＭＡからのリード／ライト信号（ＤＭＡ Ｒ／Ｗ）
を出力する。
ステータス・レジスタ１１は、割込フラグ等のＤＭＡ制
御素子２の動作状態を読み出すために使用される。
御素子２の動作状態を読み出すために使用される。
各レジスタ８，９，１０，１１への書き込み、および読
み出しは、先ずデコード回路７のレジスタ選択信号によ
りレジスタが選択され、ＤＭＡ側のデータ・バス205か
らバス・スイツチ６を通してプロセツサ１に読み書きさ
れる。
み出しは、先ずデコード回路７のレジスタ選択信号によ
りレジスタが選択され、ＤＭＡ側のデータ・バス205か
らバス・スイツチ６を通してプロセツサ１に読み書きさ
れる。
第５図は、第３図におけるバス・スイツチ６およびデコ
ード回路７の構成を示すブロツク図である。
ード回路７の構成を示すブロツク図である。
バス・スイツチ６は、第５図に示すように、アドレス・
バツフア１５，１６、インバータ１７、データ・バスゲ
ート制御器１８、データ・バス・バツフア１９、データ
・セレクタ２０から構成される。バス・スイツチ６で
は、デコード回路７からのデコード信号（ＤＭＡＣＳ
ＣＰＵ）、つまりプロセツサ１がＤＭＡ制御素子２、Ｉ
／Ｏデバイス３、ＤＭＡ転送用メモリ５のＤＭＡ関連デ
バイスをアクセスするためのデコード信号２１によつ
て、プロセツサ側のアドレス・バツフア１５を開き、バ
ス304を介してメモリ５、Ｉ／Ｏデバイス３にアドレス
を出力する。プロセツサ１がＤＭＡ関連デバイスをアク
セスしない場合には、デコード信号（ＤＭＡＣ
ＳＣＰＵ）２１がローレベルとなるため、プロセツサ側
のアドレス・バツフア１５を閉じ、インバータ１７を通
してＤＭＡ側のアドレス・バツフア１６のゲートを開
き、ＤＭＡ制御素子２の出力するアドレス（アドレス・
バス204）をＤＭＡ関連メモリ５、Ｉ／Ｏデバイス３に
供給する（アドレス・バス304）。
バツフア１５，１６、インバータ１７、データ・バスゲ
ート制御器１８、データ・バス・バツフア１９、データ
・セレクタ２０から構成される。バス・スイツチ６で
は、デコード回路７からのデコード信号（ＤＭＡＣＳ
ＣＰＵ）、つまりプロセツサ１がＤＭＡ制御素子２、Ｉ
／Ｏデバイス３、ＤＭＡ転送用メモリ５のＤＭＡ関連デ
バイスをアクセスするためのデコード信号２１によつ
て、プロセツサ側のアドレス・バツフア１５を開き、バ
ス304を介してメモリ５、Ｉ／Ｏデバイス３にアドレス
を出力する。プロセツサ１がＤＭＡ関連デバイスをアク
セスしない場合には、デコード信号（ＤＭＡＣ
ＳＣＰＵ）２１がローレベルとなるため、プロセツサ側
のアドレス・バツフア１５を閉じ、インバータ１７を通
してＤＭＡ側のアドレス・バツフア１６のゲートを開
き、ＤＭＡ制御素子２の出力するアドレス（アドレス・
バス204）をＤＭＡ関連メモリ５、Ｉ／Ｏデバイス３に
供給する（アドレス・バス304）。
データ・バス105,205,305に対しては、デコード回路７
のデコード信号（ＤＭＡＣＳＣＰＵ）２１と、プロセツ
サ１のリード／ライト信号（バス103のＲ／Ｗ）とによ
り、データ・バスゲート制御器１８が、双方向データ・
バス・バツフア１９を開閉する。すなわち、プロセツサ
１がＤＭＡ関連デバイスをアクセスするとき、デコード
信号（ＤＭＡＣＳＣＰＵ）２１がハイレベルとなり、プ
ロセツサ１のリード／ライト信号（制御バス103のＲ／
Ｗ）に対応していずれか一方のデータ・バス・バツフア
１９が開き、プロセツサ１側のデータ・バス105とＤＭ
Ａ側のデータ・バス205,305が接続される。プロセツサ
１がＤＭＡ関連デバイスをアクセスしないときには、デ
ータ・バス・バツフア１９は、デコード信号（ＤＭＡＣ
ＳＣＰＵ）２１がローレベルとなるため、ハイインピー
ダンスとなり、プロセツサ側のデータ・バス105とＤＭ
Ａがわのデータ・バス205,305は分離される。
のデコード信号（ＤＭＡＣＳＣＰＵ）２１と、プロセツ
サ１のリード／ライト信号（バス103のＲ／Ｗ）とによ
り、データ・バスゲート制御器１８が、双方向データ・
バス・バツフア１９を開閉する。すなわち、プロセツサ
１がＤＭＡ関連デバイスをアクセスするとき、デコード
信号（ＤＭＡＣＳＣＰＵ）２１がハイレベルとなり、プ
ロセツサ１のリード／ライト信号（制御バス103のＲ／
Ｗ）に対応していずれか一方のデータ・バス・バツフア
１９が開き、プロセツサ１側のデータ・バス105とＤＭ
Ａ側のデータ・バス205,305が接続される。プロセツサ
１がＤＭＡ関連デバイスをアクセスしないときには、デ
ータ・バス・バツフア１９は、デコード信号（ＤＭＡＣ
ＳＣＰＵ）２１がローレベルとなるため、ハイインピー
ダンスとなり、プロセツサ側のデータ・バス105とＤＭ
Ａがわのデータ・バス205,305は分離される。
ＤＭＡ側のメモリ５にリード／ライト信号（Ｒ／Ｗ）を
供給するために、データ・セレクタ２０が設けられる。
データ・セレクタ２０は、プロセツサ１がＤＭＡ関連デ
バイスをアクセスするか否かを示すデコード信号２１が
ハイレベルのときには、プロセッサ側の制御バス103の
リード／ライト信号（Ｒ／Ｗ）を、またデコード信号２
１がローレベルのときには、ＤＭＡ側の制御バス203の
リード／ライト信号（Ｒ／Ｗ）を、ＤＭＡ側制御バス30
3に出力し、ＤＭＡ用メモリおよびＩ／Ｏデバイス３に
供給する。
供給するために、データ・セレクタ２０が設けられる。
データ・セレクタ２０は、プロセツサ１がＤＭＡ関連デ
バイスをアクセスするか否かを示すデコード信号２１が
ハイレベルのときには、プロセッサ側の制御バス103の
リード／ライト信号（Ｒ／Ｗ）を、またデコード信号２
１がローレベルのときには、ＤＭＡ側の制御バス203の
リード／ライト信号（Ｒ／Ｗ）を、ＤＭＡ側制御バス30
3に出力し、ＤＭＡ用メモリおよびＩ／Ｏデバイス３に
供給する。
第６図は、本発明の実施例を示す計算機システムの動作
タイムチヤートであり、第７図は同じく処理フローチヤ
ートである。
タイムチヤートであり、第７図は同じく処理フローチヤ
ートである。
先ず、(1)ＤＭＡ転送要求ＴＸＲＱｎがライン106を介し
てＩ／Ｏデバイス３からＤＭＡ制御素子２に入力される
と（第７図のステツプ３１）、ＤＭＡ制御素子２は入力
をクロツクφ2の立上がりでチエツクし（ステツプ３
２）、もしＤＭＡ転送要求ＴＸＲＱｎがハイレベルであ
れば、下記(2)〜(6)の手順にしたがつて動作する（ステ
ツプ３３〜）。(2)ＴＸＲＱｎ＝“Ｈ”を確認すると、
次のサイクルの先頭で、ＤＭＡ制御素子２およびこの素
子２が制御するＤＭＡデバイス（Ｉ／Ｏデバイス３、メ
モリ５）に対して、ライン206を介してプロセツサ１側
からのチツプセレクト信号▲▼ＣＰＵが出力
されていないこと（▲▼ＣＰＵ＝“Ｈ”）を
チエツクする（ステツプ３４）。(3)▲▼
ＣＰＵ＝“Ｈ”を確認すると、ＤＭＡ制御素子２はＤＭ
Ａ側バス(204,203,107)にそれぞれアドレス、ＤＭＡリ
ード／ライト信号（Ｒ／Ｗ）およびＤＭＡ転送ストロー
ブＴＸＳＴＢを出力し、ＤＭＡ転送を行う（ステツプ３
５）。この間、プロセツサ１は、他の処理を並列に実行
している。(4)ＤＭＡ制御素子２内のアドレス・レジス
タ８を＋１し、転送語数レジスタ９を−１する。（ステ
ツプ３６）。(5)ＤＭＡ転送要求信号ＴＸＲＱｎ（ライ
ン106）がローレベルに戻る（ステツプ３７）。(6)アド
レス・バス204，制御バス203は再びハイインピーダンス
状態になり、転送ストローブＴＸＳＴＢはハイレベルと
なる（ステツプ３８）。
てＩ／Ｏデバイス３からＤＭＡ制御素子２に入力される
と（第７図のステツプ３１）、ＤＭＡ制御素子２は入力
をクロツクφ2の立上がりでチエツクし（ステツプ３
２）、もしＤＭＡ転送要求ＴＸＲＱｎがハイレベルであ
れば、下記(2)〜(6)の手順にしたがつて動作する（ステ
ツプ３３〜）。(2)ＴＸＲＱｎ＝“Ｈ”を確認すると、
次のサイクルの先頭で、ＤＭＡ制御素子２およびこの素
子２が制御するＤＭＡデバイス（Ｉ／Ｏデバイス３、メ
モリ５）に対して、ライン206を介してプロセツサ１側
からのチツプセレクト信号▲▼ＣＰＵが出力
されていないこと（▲▼ＣＰＵ＝“Ｈ”）を
チエツクする（ステツプ３４）。(3)▲▼
ＣＰＵ＝“Ｈ”を確認すると、ＤＭＡ制御素子２はＤＭ
Ａ側バス(204,203,107)にそれぞれアドレス、ＤＭＡリ
ード／ライト信号（Ｒ／Ｗ）およびＤＭＡ転送ストロー
ブＴＸＳＴＢを出力し、ＤＭＡ転送を行う（ステツプ３
５）。この間、プロセツサ１は、他の処理を並列に実行
している。(4)ＤＭＡ制御素子２内のアドレス・レジス
タ８を＋１し、転送語数レジスタ９を−１する。（ステ
ツプ３６）。(5)ＤＭＡ転送要求信号ＴＸＲＱｎ（ライ
ン106）がローレベルに戻る（ステツプ３７）。(6)アド
レス・バス204，制御バス203は再びハイインピーダンス
状態になり、転送ストローブＴＸＳＴＢはハイレベルと
なる（ステツプ３８）。
以上の(1)〜(6)の手順で、ＤＭＡ転送が行われる。プロ
セツサ１を停止させずにＤＭＡ転送ができるため、ＤＭ
Ａ転送の処理時間は、プロセツサ１がＤＭＡ関連デバイ
スをアクセスしなければ、すべてのサイクルをＤＭＡ転
送の時間に充当できる。もし、ＤＭＡ転送が終了しない
うちに、プロセツサ１からＤＭＡデバイスをアクセスす
るような命令が実行されても、命令をフエツチするサイ
クル、そのオペランドを読み込むサイクルでは、まだＤ
ＭＡデバイスをアクセスしないため、この期間内に十分
ＤＭＡ転送することができる。したがつて、従来のＤＭ
Ａ転送のように、１語のＤＭＡ転送の前後で、プロセツ
サ１もＤＭＡ制御素子２もともにバスを使用しない、い
わゆるデツド・サイクルが発生せず、またＤＭＡ転送の
ために、プロセツサ１を停止させることもないので、Ｄ
ＭＡ転送中にプロセツサ１の処理効率を低下させない。
セツサ１を停止させずにＤＭＡ転送ができるため、ＤＭ
Ａ転送の処理時間は、プロセツサ１がＤＭＡ関連デバイ
スをアクセスしなければ、すべてのサイクルをＤＭＡ転
送の時間に充当できる。もし、ＤＭＡ転送が終了しない
うちに、プロセツサ１からＤＭＡデバイスをアクセスす
るような命令が実行されても、命令をフエツチするサイ
クル、そのオペランドを読み込むサイクルでは、まだＤ
ＭＡデバイスをアクセスしないため、この期間内に十分
ＤＭＡ転送することができる。したがつて、従来のＤＭ
Ａ転送のように、１語のＤＭＡ転送の前後で、プロセツ
サ１もＤＭＡ制御素子２もともにバスを使用しない、い
わゆるデツド・サイクルが発生せず、またＤＭＡ転送の
ために、プロセツサ１を停止させることもないので、Ｄ
ＭＡ転送中にプロセツサ１の処理効率を低下させない。
以上説明したように、本発明によれば、プロセツサとＤ
ＭＡ関連デバイスを結ぶバス上に、ＤＭＡ関連デバイス
をアクセスしないときには、プロセツサとＤＭＡ関連デ
バイスのバスを分離するためのバス・スイツチを設けた
ので、プロセツサがＤＭＡ関連デバイスをアクセスしな
いときには、プロセツサの演算とＤＭＡ転送を並列に処
理できる。さらに、プロセツサを停止させずにＤＭＡ転
送ができるため、ＤＭＡ転送の前後で、ＤＭＡ制御素子
もプロセツサもともにバスを使用しない時間、つまりデ
ツド・サイクルが生ずることはなく、ＤＭＡ転送により
プロセツサの処理効率は低下しない。
ＭＡ関連デバイスを結ぶバス上に、ＤＭＡ関連デバイス
をアクセスしないときには、プロセツサとＤＭＡ関連デ
バイスのバスを分離するためのバス・スイツチを設けた
ので、プロセツサがＤＭＡ関連デバイスをアクセスしな
いときには、プロセツサの演算とＤＭＡ転送を並列に処
理できる。さらに、プロセツサを停止させずにＤＭＡ転
送ができるため、ＤＭＡ転送の前後で、ＤＭＡ制御素子
もプロセツサもともにバスを使用しない時間、つまりデ
ツド・サイクルが生ずることはなく、ＤＭＡ転送により
プロセツサの処理効率は低下しない。
第１図は従来の計算機システムを示すブロツク図、第２
図は第１図の動作タイム・チヤート、第３図は本発明の
実施例を示す計算機システムのブロツク図、第４図は第
３図におけるＤＭＡ制御素子の構成を示すブロツク図、
第５図は第３図におけるバス・スイツチおよびデコード
回路の構成を示すブロツク図、第６図は本発明の実施例
を示す計算機システムの動作タイム・チヤート、第７図
は同じく処理フローチヤートである。 １：プロセツサ、２：ＤＭＡ制御素子、３：ＤＭＡ転送
用Ｉ／Ｏデバイス、４：主メモリ、５：ＤＭＡ制御用メ
モリ、６：バス・スイツチ、７：バス・スイツチを開閉
するデコーダ回路、８：アドレス・レジスタ、９：デー
タ・カウント・レジスタ、１０：コントローラ・レジス
タ、１１ステータス・レジスタ、１２：アドレス・バツ
フア、１８：データ・バス・ゲート制御回路、１９：双
方向データ・バス・バツフア、２０：データ・セレク
タ。
図は第１図の動作タイム・チヤート、第３図は本発明の
実施例を示す計算機システムのブロツク図、第４図は第
３図におけるＤＭＡ制御素子の構成を示すブロツク図、
第５図は第３図におけるバス・スイツチおよびデコード
回路の構成を示すブロツク図、第６図は本発明の実施例
を示す計算機システムの動作タイム・チヤート、第７図
は同じく処理フローチヤートである。 １：プロセツサ、２：ＤＭＡ制御素子、３：ＤＭＡ転送
用Ｉ／Ｏデバイス、４：主メモリ、５：ＤＭＡ制御用メ
モリ、６：バス・スイツチ、７：バス・スイツチを開閉
するデコーダ回路、８：アドレス・レジスタ、９：デー
タ・カウント・レジスタ、１０：コントローラ・レジス
タ、１１ステータス・レジスタ、１２：アドレス・バツ
フア、１８：データ・バス・ゲート制御回路、１９：双
方向データ・バス・バツフア、２０：データ・セレク
タ。
フロントページの続き (72)発明者 藤倉 信之 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 宮本 捷二 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (56)参考文献 特開 昭56−87128（ＪＰ，Ａ) 特開 昭57−176442（ＪＰ，Ａ)
Claims (2)
- 【請求項１】プロセッサ、記憶装置およびＤＭＡ制御装
置を共通バスで接続した計算機システムにおいて、 上記共通バスに接続された上記ＤＭＡ制御装置と該ＤＭ
Ａ制御装置により制御されるＤＭＡ関連装置とを接続す
るバス部分とその他のプロセッサ側のバス部分とを切り
離すためのバス・スイッチと、 上記プロセッサからアクセス先を指定する信号を受信
し、該信号が上記ＤＭＡ関連装置をアクセス先として指
定していないときにバス切り替え信号およびバス不アク
セス信号を発生するデコーダを設け、 上記バス・スイッチは、上記デコーダから発生された上
記バス切り替え信号によって切り離され、 上記ＤＭＡ制御装置は、上記ＤＭＡ関連装置であるＤＭ
Ａ転送用Ｉ／Ｏ装置からデータ転送要求を受けたとき、
上記ＤＭＡバス不アクセス信号を上記デコーダから受信
した場合にＤＭＡ転送を行うことを特徴とする計算機シ
ステム。 - 【請求項２】特許請求の範囲第１項記載の計算機システ
ムにおいて、 上記バス・スイッチは、プロセッサ側のバスまたはＤＭ
Ａ関連装置側のバスに接続されかつ上記バス切り替え信
号によって切り替え制御されるバッファまたはセレクタ
からなることを特徴とする計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007531A JPH0630085B2 (ja) | 1983-01-20 | 1983-01-20 | 計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007531A JPH0630085B2 (ja) | 1983-01-20 | 1983-01-20 | 計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59133629A JPS59133629A (ja) | 1984-08-01 |
| JPH0630085B2 true JPH0630085B2 (ja) | 1994-04-20 |
Family
ID=11668360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58007531A Expired - Lifetime JPH0630085B2 (ja) | 1983-01-20 | 1983-01-20 | 計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630085B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260256A (ja) * | 1986-05-06 | 1987-11-12 | Nec Corp | インタフエ−ス切替回路 |
| JPS6337453A (ja) * | 1986-08-01 | 1988-02-18 | Matsushita Electric Ind Co Ltd | バススイツチ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687128A (en) * | 1979-12-19 | 1981-07-15 | Fujitsu Ltd | Data transfer system |
| JPS57176442A (en) * | 1981-04-24 | 1982-10-29 | Fujitsu Ltd | Information processing system |
-
1983
- 1983-01-20 JP JP58007531A patent/JPH0630085B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59133629A (ja) | 1984-08-01 |
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