JPH03141670A - ゲートアレイ - Google Patents
ゲートアレイInfo
- Publication number
- JPH03141670A JPH03141670A JP1279160A JP27916089A JPH03141670A JP H03141670 A JPH03141670 A JP H03141670A JP 1279160 A JP1279160 A JP 1279160A JP 27916089 A JP27916089 A JP 27916089A JP H03141670 A JPH03141670 A JP H03141670A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrodes
- gate
- basic cell
- fets
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Electrodes Of Semiconductors (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ゲートアレイ、特にその基本セルに関し。
ゲート電極の平行接続及び交差接続を簡潔に配線できる
ような基本セルの構造を提供することを目的とし。
ような基本セルの構造を提供することを目的とし。
（１）基板上に２個のＦＥＴが直列に接続された素子領
域が２個平行に対向して配列されたゲートアレイの基本
セルを有し、該基本セルは両方の素子領域上に共通して
２個のゲート電極が形成され。
域が２個平行に対向して配列されたゲートアレイの基本
セルを有し、該基本セルは両方の素子領域上に共通して
２個のゲート電極が形成され。
該２個のゲート電極はそれぞれの中央部から反対方向に
ずれた位置で分割されているように構成する。
ずれた位置で分割されているように構成する。
（２）前記２個のゲート電極間に補助配線パターンを設
けるように構成する。
けるように構成する。
（３）一基板上に２個のＦＥＴが直列に接続された素子
領域が２個平行に対向して配列されたゲートアレイの基
本セルを有し、該基本セルは両方の素子領域上に共通し
て２個のゲート電極が形成され。
領域が２個平行に対向して配列されたゲートアレイの基
本セルを有し、該基本セルは両方の素子領域上に共通し
て２個のゲート電極が形成され。
該２個のゲート電極はそれぞれの中央部から同じ方向に
ずれた位置で分割されているように構成する。
ずれた位置で分割されているように構成する。
（産業上の利用分野〕
本発明はゲートアレイ、特にその基本セルに関する。
ゲートアレイは半導体チップ上にあらかじめトランジス
タを形成しておき２所望の回路に応じて配線パターンを
形成して製造するセミカスタムの半導体集積回路装置で
、システムの多様化にともない広く用いられるようにな
った。
タを形成しておき２所望の回路に応じて配線パターンを
形成して製造するセミカスタムの半導体集積回路装置で
、システムの多様化にともない広く用いられるようにな
った。
ゲートアレイの従来の基本セル構造として、第７図に示
されるパターンが広く用いられていた。
されるパターンが広く用いられていた。
第７図（１）〜（３）は従来例による基本セル構造のパ
ターンの例を示す平面図である。
ターンの例を示す平面図である。
図には、実線で示されるゲート電極１． ＩＡ、 ＩＢ
２、２Ａ、 ２Ｂと９点線で示される２個のＦＥＴが直
列に接続された素子領域３，４により、基板上に２組の
２個直列に接続された ＦＥＴ （ＱＩＡ、ＱＩＢ及び
ＱＺＡ＋０２１）が平行に配列されている。
２、２Ａ、 ２Ｂと９点線で示される２個のＦＥＴが直
列に接続された素子領域３，４により、基板上に２組の
２個直列に接続された ＦＥＴ （ＱＩＡ、ＱＩＢ及び
ＱＺＡ＋０２１）が平行に配列されている。
第７図（１）において、１，２はゲート電極、３４は素
子領域である。
子領域である。
このセルは、ゲート電極１，２はそれぞれ左右のＦＥＴ
に共通であり、ゲート電極が平行接続されたパターンで
ある。
に共通であり、ゲート電極が平行接続されたパターンで
ある。
第７図（２）において、 ＬＡ、 ＩＢ、 ２はゲー
ト電極。
ト電極。
３．４は素子領域である。
このセルは、ゲート電極ＩＡ、 ＩＢは左右のＦＥＴご
とに分割され、ゲート電極２は左右のＦＥＴに共通であ
る。
とに分割され、ゲート電極２は左右のＦＥＴに共通であ
る。
第７図（３）において、 ＩＡ、 ＩＢ、 ２Ａ、 ２
Ｂはゲート電極、３，４は素子領域である。
Ｂはゲート電極、３，４は素子領域である。
このセルのゲート電極は４個のＦＥＴごとに独立に形成
されている。
されている。
第７図（３）のセルにおいては、第８図の等価回路に示
すゲート電極の交差接続を行う場合は接続が困難であり
、結果としてしばしば基本セル上の配線を複雑化してい
た。
すゲート電極の交差接続を行う場合は接続が困難であり
、結果としてしばしば基本セル上の配線を複雑化してい
た。
即ち、交差接続を行う場合、従来はゲート配線を交差さ
せる代わりに第８図のＦＥＴ ＱＩＡ 、０．８もしく
は０２Ａ＋０２１の内いずれか片側の電源配線を入れ替
えていた。このため配線が非常に複雑化することがあっ
た。
せる代わりに第８図のＦＥＴ ＱＩＡ 、０．８もしく
は０２Ａ＋０２１の内いずれか片側の電源配線を入れ替
えていた。このため配線が非常に複雑化することがあっ
た。
この場合、 セルの配線間隔は数μｍ程度で。
配線はすべてアルミニウム１層で行われ、配線方向はセ
ル内であるので上下左右方向である。なお。
ル内であるので上下左右方向である。なお。
ゲート電極はポリシリコン膜である。
本発明はゲート電極の平行接続及び交差接続を簡潔に配
線できるような基本セルの構造を提供することを目的と
する。
線できるような基本セルの構造を提供することを目的と
する。
（課題を解決するための手段〕
上記課題の解決は、基板上に、２個のＦＥＴが直列に接
続された素子領域が２個平行に対向して配列されたゲー
トアレイの基本セルを有し、該基本セルは両方の素子領
域上に共通して２個のゲート電極が形成され、該２個の
ゲート電極はそれぞれの中央部から反対方向にずれた位
置で分割されているゲートアレイ、或いは、前記２個の
ゲート電極間に補助配線パターンを設けたゲートアレイ
或いは、基板上に、２個のＦＥＴが直列に接続された素
子領域が２個平行に対向して配列されたゲートアレイの
基本セルを有し、該基本セルは両方の素子領域上に共通
して２個のゲート電極が形成され、該２個のゲート電極
はそれぞれの中央部から同方向にずれた位置で分割され
ているゲートアレイによって達成される。
続された素子領域が２個平行に対向して配列されたゲー
トアレイの基本セルを有し、該基本セルは両方の素子領
域上に共通して２個のゲート電極が形成され、該２個の
ゲート電極はそれぞれの中央部から反対方向にずれた位
置で分割されているゲートアレイ、或いは、前記２個の
ゲート電極間に補助配線パターンを設けたゲートアレイ
或いは、基板上に、２個のＦＥＴが直列に接続された素
子領域が２個平行に対向して配列されたゲートアレイの
基本セルを有し、該基本セルは両方の素子領域上に共通
して２個のゲート電極が形成され、該２個のゲート電極
はそれぞれの中央部から同方向にずれた位置で分割され
ているゲートアレイによって達成される。
〔作用〕
本発明は、基本セルの２本のゲート電極をそれぞれの中
心部からずれた位置で分割することにより、更にゲート
電極間に補助配線パターンを設けて、第２．４．６図に
示すように迂回配線を可能な限り回避して、従来例より
簡潔な配線でゲート電極の平行接続及び交差接続を可能
としたものである。
心部からずれた位置で分割することにより、更にゲート
電極間に補助配線パターンを設けて、第２．４．６図に
示すように迂回配線を可能な限り回避して、従来例より
簡潔な配線でゲート電極の平行接続及び交差接続を可能
としたものである。
第１図は第１発明の一実施例による基本セル構造のパタ
ーンを示す平面図である。
ーンを示す平面図である。
従来例の第７図（３）と同様に、実線で示されるゲート
電極１八、 １Ｂ、 ２Ａ、 ２Ｂと１点線で示される
２個のＰＥＴが直列に接続された素子領域３，４とによ
り、基板上に２組の２個直列に接続されたＦＥＴ（ｈヶ
＋ＱＩ１１及びＱｚａ、Ｑｚｍ）が平行に対向して配列
されている。
電極１八、 １Ｂ、 ２Ａ、 ２Ｂと１点線で示される
２個のＰＥＴが直列に接続された素子領域３，４とによ
り、基板上に２組の２個直列に接続されたＦＥＴ（ｈヶ
＋ＱＩ１１及びＱｚａ、Ｑｚｍ）が平行に対向して配列
されている。
この場合、セルのゲート電極は４個のＦＥＴごとに独立
に形成されている。
に形成されている。
従来例の第７図（３）と相違する点はゲート電極ＩＡ。
ＩＢの分割位置５と、ゲート電極２Ａ、 ２Ｂの分割位
置６とがそれぞれの中央部より反対方向にずれている点
である。
置６とがそれぞれの中央部より反対方向にずれている点
である。
第２図（１）、 （２）は第１発明の実施例の基本セル
の接続例を示す平面図である。
の接続例を示す平面図である。
第２図（１）はゲート電極の平行接続、第２図（２）は
交差接続の配線を示す。
交差接続の配線を示す。
図のように、平行接続は従来と同様に可能であり、交差
接続は従来に比し簡潔化される。
接続は従来に比し簡潔化される。
第３図は第２発明の一実施例による基本セル構造のパタ
ーンを示す平面図である。
ーンを示す平面図である。
第１図と同様に、実線で示されるゲート電極ＩＡ。
１８、２Ａ、 ２Ｂと２点線で示される２個のＦＥＴが
直列に接続された素子領域３，４により、基板上に２組
の２個直列に接続された ＰＥＴ （ＱＩＡ、ＱｌＢ及
び０２８，０□８）が平行に対向して配列されている。
直列に接続された素子領域３，４により、基板上に２組
の２個直列に接続された ＰＥＴ （ＱＩＡ、ＱｌＢ及
び０２８，０□８）が平行に対向して配列されている。
第１図と相違する点はゲート電極ＩＡ、 ＩＢとゲート
電極２Ａ、 ２Ｂの中間位置に補助配線パターン７が形
成されている点である。
電極２Ａ、 ２Ｂの中間位置に補助配線パターン７が形
成されている点である。
第４図（１）、 （２）は第２発明の実施例の基本セル
の接続例を示す平面図である。
の接続例を示す平面図である。
第４図（１）はゲート電極の平行接続、第４図（２）は
交差接続の配線を示す。
交差接続の配線を示す。
図のように平行接続は従来と同様に可能であり交差接続
は補助配線パターン７を介して第２図に比し一層簡潔化
される。
は補助配線パターン７を介して第２図に比し一層簡潔化
される。
第５図は第３発明の一実施例による基本セル構造のパタ
ーンを示す平面図である。
ーンを示す平面図である。
従来例の第７図（３）と同様に、実線で示されるゲート
電極ｌ＾、 ＩＢ、 ２Ａ、 ２Ｂと５点線で示される
２個のＦＥＴが直列に接続された素子領域３．４とによ
り、基板上に２組の２個直列に接続されたＦＥＴ（Ｑ
ＩＡ、 Ｑ ＋ ｍ及びＱ０９口２．）が平行に対向し
て配列されている。
電極ｌ＾、 ＩＢ、 ２Ａ、 ２Ｂと５点線で示される
２個のＦＥＴが直列に接続された素子領域３．４とによ
り、基板上に２組の２個直列に接続されたＦＥＴ（Ｑ
ＩＡ、 Ｑ ＋ ｍ及びＱ０９口２．）が平行に対向し
て配列されている。
この場合、セルのゲート電極は４個のＦＥＴごとに独立
に形成されている。
に形成されている。
従来例の第７図（３）及び第１発明の第１図と相違する
点はゲート電極ＩＡ、 ＩＢの分割位置５と、ゲート電
ｉ２Ａ、 ２Ｂの分割位置６とがそれぞれの中央部より
同じ方向にずれている点である。
点はゲート電極ＩＡ、 ＩＢの分割位置５と、ゲート電
ｉ２Ａ、 ２Ｂの分割位置６とがそれぞれの中央部より
同じ方向にずれている点である。
第６図（１）、 （２）は第３発明の実施例の基本セル
の接続例を示す平面図である。
の接続例を示す平面図である。
第６図（１）はゲート電極の平行接続、第６図（２）は
交差接続の配線を示す。
交差接続の配線を示す。
図のように、平行接続は従来と同様に可能であり、交差
接続は従来に比し簡潔化される。
接続は従来に比し簡潔化される。
このように、いずれの実施例においても配線パターンが
簡潔になる。
簡潔になる。
以上説明したように本発明によれば、ゲート電極の平行
接続及び交差接続が簡潔に配線できるような基本セルの
パターンが得られ、配線パターンを簡潔化することがで
きる。
接続及び交差接続が簡潔に配線できるような基本セルの
パターンが得られ、配線パターンを簡潔化することがで
きる。
第１図は第１発明の一実施例による基本セル構造のパタ
ーンを示す平面図。 第２図（１）、 （２）は第１発明の実施例の基本セル
の接続例を示す平面図。 第３図は第２発明の一実施例による基本セル構造のパタ
ーンを示す平面図。 第４図（１）、 （２）は第２発明の実施例の基本セル
の接続例を示す平面図。 第５図は第３発明の一実施例による基本セル構造のパタ
ーンを示す平面図。 第６図（１）、 （２）は第３発明の実施例の基本セル
の接続例を示す平面図。 第７図（１）〜（３）は従来例による基本セル構造のパ
ターンの例を示す平面図。 第８図は交差接続した基本セルの等価回路である。 図において。 １、 ＩＡ、 ＩＢ、 ２．２Ａ、 ２Ｂはゲート電
極。 ３．４は２個のＦＥＴが直列に接続された素子領域。 ５．６はゲート電極の分割位置。 ７は補助配線パターン。 ＱＩＡＩＱＩＩ＋及び０□４，０□３はＦＥＴ図面の浄
書 Ａ 第１発１の１妄芳名川 ′ｆ；２ 口 第１発日月の寞方臼イ列 第１図 ；町２発日月の冥方ぢσ１１ 第３図 ２Ａ 図面の浄↑ 第２発叶／ｆ）で杆、１すｊｌ Ｂ 第３発明の実施例 第５図 手続補正書□ ｌ。 事件の表示 ゲ ト ア レ イ 住所 神奈川県用崎市中原区上小田中１０１５番地名称（５２
２）富士通株式会社 ４、代理人 住所 神奈川県用崎市中原区上小田中１０１５番地５、 補正命令の日付 平成 ２年 ２月２７日 （発送臼）
ーンを示す平面図。 第２図（１）、 （２）は第１発明の実施例の基本セル
の接続例を示す平面図。 第３図は第２発明の一実施例による基本セル構造のパタ
ーンを示す平面図。 第４図（１）、 （２）は第２発明の実施例の基本セル
の接続例を示す平面図。 第５図は第３発明の一実施例による基本セル構造のパタ
ーンを示す平面図。 第６図（１）、 （２）は第３発明の実施例の基本セル
の接続例を示す平面図。 第７図（１）〜（３）は従来例による基本セル構造のパ
ターンの例を示す平面図。 第８図は交差接続した基本セルの等価回路である。 図において。 １、 ＩＡ、 ＩＢ、 ２．２Ａ、 ２Ｂはゲート電
極。 ３．４は２個のＦＥＴが直列に接続された素子領域。 ５．６はゲート電極の分割位置。 ７は補助配線パターン。 ＱＩＡＩＱＩＩ＋及び０□４，０□３はＦＥＴ図面の浄
書 Ａ 第１発１の１妄芳名川 ′ｆ；２ 口 第１発日月の寞方臼イ列 第１図 ；町２発日月の冥方ぢσ１１ 第３図 ２Ａ 図面の浄↑ 第２発叶／ｆ）で杆、１すｊｌ Ｂ 第３発明の実施例 第５図 手続補正書□ ｌ。 事件の表示 ゲ ト ア レ イ 住所 神奈川県用崎市中原区上小田中１０１５番地名称（５２
２）富士通株式会社 ４、代理人 住所 神奈川県用崎市中原区上小田中１０１５番地５、 補正命令の日付 平成 ２年 ２月２７日 （発送臼）
Claims (3)
- （１）基板上に、２個のＦＥＴが直列に接続された素子
領域が２個平行に対向して配列されたゲートアレイの基
本セルを有し。 該基本セルは両方の素子領域上に共通して２個のゲート
電極が形成され、該２個のゲート電極はそれぞれの中央
部から反対方向にずれた位置で分割されていることを特
徴とするゲートアレイ。 - （２）前記２個のゲート電極間に補助配線パターンを設
けたことを特徴する請求項１記載のゲートアレイ。 - （３）基板上に、２個のＦＥＴが直列に接続された素子
領域が２個平行に対向して配列されたゲートアレイの基
本セルを有し、 該基本セルは両方の素子領域上に共通して２個のゲート
電極が形成され、該２個のゲート電極はそれぞれの中央
部から同方向にずれた位置で分割されていることを特徴
とするゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1279160A JPH03141670A (ja) | 1989-10-26 | 1989-10-26 | ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1279160A JPH03141670A (ja) | 1989-10-26 | 1989-10-26 | ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03141670A true JPH03141670A (ja) | 1991-06-17 |
Family
ID=17607285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1279160A Pending JPH03141670A (ja) | 1989-10-26 | 1989-10-26 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03141670A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814844A (en) * | 1995-09-28 | 1998-09-29 | Nippondenso Co., Ltd. | Gate array having highly flexible interconnection structure |
| US6800883B2 (en) | 2000-09-21 | 2004-10-05 | Matsushita Electric Industrial Co., Ltd. | CMOS basic cell and method for fabricating semiconductor integrated circuit using the same |
-
1989
- 1989-10-26 JP JP1279160A patent/JPH03141670A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814844A (en) * | 1995-09-28 | 1998-09-29 | Nippondenso Co., Ltd. | Gate array having highly flexible interconnection structure |
| US6800883B2 (en) | 2000-09-21 | 2004-10-05 | Matsushita Electric Industrial Co., Ltd. | CMOS basic cell and method for fabricating semiconductor integrated circuit using the same |
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