JPH02288362A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スイッチングトランジスタのゲート電極上を
覆って積層型の容量が形成された半導体メモリに関する
。

〔発明の概要〕

本発明は、容量とスイッチングトランジスタでメモリセ
ルが形成され、該スイッチングトランジスタのゲート電
極上に上記容量を構成するキャパシタ下部電極を積層さ
せた半導体メモリにおいて、上記スイッチングトランジ
スタのゲート電極を第１の導電層で形成し、上記スイッ
チングトランジスタの不純物拡散領域の一方と第１のコ
ンタクト領域で接続されるビット線を第２の導電層で形
成し、上記スイッチングトランジスタの不純物拡散領域
の他方と第２のコンタクトホールで接続される上記キャ
パシタ下部電極を第３の導電層で形成し、更に、ほぼ−
直線状に形成された上記第１のコンタクト領域と上記第
２のコンタクト領域に対して、上記ビット線を該第２の
コンタクト領域上の部分を避けて蛇行状に形成して構成
することにより、従来の素子形成領域パターンをほとん
ど変えることなく、即ち、従来のパターン設計をほとん
ど変えることなく、ビット線パターンの下層化を実現さ
せてワード線及びビット線の高精度のパターニングとキ
ャパシタ下部電極の面積の拡大化を容易に図れるように
すると共に、パターンの自由度に柔軟性を持たせるよう
にし、更に、メモリセル間並びにビット線間の間隔の縮
小化を実現させてメモリセルの高集積化が図れるように
したものである。

また、本発明は、上記半導体メモリにおいて、上記スイ
ッチングトランジスタのゲート電極を第１の導電層で形
成し、上記スイッチングトランジスタの不純物拡散領域
の一方と第１のコンタクト領域で接続されるビット線を
第２の導電層で形成し、上記スイッチングトランジスタ
の不純物拡散領域の他方と第２のコンタクト領域で接続
される上記キャパシタ下部電極を第３の導電層で形成し
、上記第１のコンタクト領域を１点とする三角形の他の
２点に上記第２のコンタクト領域をそれぞれ形成し、更
に、上記ビット線を上記第２のコンタク）　９Ｍ域上の
部分を避けてほぼ直線状に形成して構成することにより
、ビット線の直線化並びに下層化を実現させてワード線
及びビット線の高精度のパターニングとキャパシタ下部
電極の面積の拡大化を図れるようにすると共に、パター
ンの自由度に柔軟性を持たせるようにし、更に、メモリ
セル間並びにビット線間の間隔の縮小化を実現させてメ
モリセルの高集積化が図れるようにしたものである。

〔従来の技術〕

近時、ＤＲＡＭ　（ダイナミックＲＡＭ）等の半導体メ
モリの構造として、情報を記憶するキャパシタの構造を
積層型（スタック型）としたものが知られており、この
種の半導体メモリにおいては、キャパシタ面積を大きく
することと同時にメモリセルのサイズの縮小化や高集積
化等が要求されている。

従来のスタックドキャパシタを有してなる半導体メモリ
は、第４図に示すように、フィールド絶縁層（４１）が
形成された半導体基板（４２）の表面に臨んでスイッチ
ングトランジスタの不純物拡散領域が形成されており、
その不純物拡！＃、領域のうちの一方のソース・ドレイ
ン領域（４３ａ）には、コンタクトホール（４４）を介
して例えばへｌ配線層からなるビット線（４６）が接続
され、他方のソース・ドレイン領域（４３ｂ）には、ス
タックドキャパシタのキャパシタ下部電極（４７）が接
続されている。

キャパシタ下部電極（４７）は、各メモリセル毎に第２
層目の多結晶シリコン層をパターニングして形成されて
おり、第１層目の多結晶シリコン層である上記スイッチ
ングトランジスタの各ゲート電極（ワード線）　（４８
）の上部にまで層間絶縁層（４９）を介して形成されて
いる。このキャパシタ下部電極（４７）は、その上部に
共通電極とされたキャパシタ上部電極（５０）を誘電体
膜（５１）を介して有しており、これらキャパシタ上部
電極（５０）、誘電体膜（５１）及びキャパシタ下部電
極（４７）の積層構造によりキャパシタが構成されてい
る。そして、キャパシタ上部電極（５０）上にＳｉＯ□
からなる層間絶縁層（５２）を介して上記ビット線（４
６）が形成される。

そして、この半導体メモリは、その積層型キャパシタに
必要な電荷の蓄積等が行われ、上記スインチングトラン
ジスタに制御されながらビット線（４６）を介しての読
出しや書き込み等が行われる。

ところが、この従来の半導体メモリで容量の増大化を図
る場合、キャパシタ下部電極（４７）下に存する層間絶
縁層（４９）等の膜厚を厚くして段差を形成し、この段
差によってキャパシタ下部電極（４７）の面積を拡大し
て容量の増大化を図っている。そのため、ビット線接続
部分のアスペクト比が大きくなり、ビット線（４６）の
ソース・ドレイン領域（４３ａ）への接続が困難になる
という不都合があった。

この不都合を解決するための一手段としてゲート電極（
ワード線）形成後、まずビット線を形成し、その後、キ
ャパシタ下部電極、更にキャパシタ上部電極を形成する
というプロセス、即ちビット線の下層化というプロセス
が注目をあびている。

これはキャパシタ下部電極がワード線及びビット線で形
成された段差上に形成されるため、ビット線の接続を容
易にかつ確実にしながらも、キャパシタ下部電極の面積
の拡大化、即ち容量の増大化を図ることができるという
メリットがある。しかし、ビット線の形成の際、キャパ
シタ下部電極とソース・ドレイン領域とのコンタクト領
域をどう避けるかが問題となる。

この問題を解決したものとして、第５図に示すように、
素子形成領域（６１）をビット線（６２）のパターンに
対して約４５°傾けるようにして対処したもの（ＩＥＤ
Ｍ　８８　Ｐ５９６〜Ｐ５９９参照）や、第６図に示す
ように、ビット線（７１）のパターンと素子形成領域（
７２）とを平行に形成すると共に、ビット線（７１）の
一部（７１ａ）を素子形成領域（７２）内のビット線コ
ンタクト領域（７３）に張出させるように対処したもの
（日本工業新聞１９８Ｂ、　１２．１３参照）とがある
。尚、第５図において、（６３）及び（６４）はそれぞ
れワード線及びキャパシタ下部電極を示し、第６図にお
ける（７４）及び（７５）も同じくワード線及びキャパ
シタ下部電極を示す。

〔発明が解決しようとする課題］ しかしながら、第５図に示す半導体メモリは、素子形成
領域（６１）がビット線（６２）に対して約４５″傾い
ているため、素子形成領域（６１）を多数配列する場合
、高集積化を図る上でも参考文献（先に示したＩＥＯＭ
　８８　Ｐ５９６〜Ｐ５９９）うチｃ７）　Ｆｉｇ　・
２　参照）に示す如く、個々の素子形成領域（６１）が
互いに垂直とされた位置関係で配列するしかない。その
場合、パターンの自由度が厳しくなる。即ち、折り返し
ビット線構成はとれてもオープンビット線構成ができな
い。

また、第６図に示すものは、ビット線（７１）の−部（
７１ａ）が素子形成領域（７２）のビット線コンタクト
領域（７３）に出張るため、図面上、その上の行に形成
されるビット線（７１）をその下の行に存する出張った
部分（７１ａ）の端部から離さなくてはならない。従っ
て、この第６図に示す半導体メモリの場合、ビット線（
７１）間同士の間隔を大きくとらなければならず、メモ
リセルの高集積化を図ることができない。

本発明は、このような点に鑑み成されたもので、その目
的とするところは、従来の素子形成領域パターンをほと
んど変えることなくビット線パターンの下層化が実現で
きてワード線及びビット線の高精度のパターニングとキ
ャパシタ下部電極の面積の拡大化が容易に図ることがで
きると共に、パターンの自由度に柔軟性を持たせること
ができ、更にメモリセルの高集積化をも図ることができ
る半導体メモリを提供することにある。

また、本発明は、ビット線の直線化並びに下層化を実現
させてワード線及びビット線の高精度のパターニングと
キャパシタ下部電極の面積の拡大化を図ることができる
と共に、パターンの自由度に柔軟性を持たせることがで
き、更にメモリセルの高集積化をも図ることができる半
導体メモリを提供することにある。

〔課題を解決するための手段〕

本発明の半導体メモリは、容量とスイッチングトランジ
スタでメモリセルが形成され、該スイッチングトランジ
スタのゲート電極上に上記容量を構成するキャパシタ下
部電極を積層させた半導体メモリにおいて、上記スイッ
チングトランジスタのゲート電極（５）を第１の導電層
（例えは多結晶シリコン層）で形成し、上記スイッチン
グトランジスタの一方の不純物拡散領域（ソース・ドレ
イン領域（８ａ））と第１のコンタクト領域（１０）で
接続されるビット線（１２）を第２の導電層（例えば多
結晶シリコン層）で形成し、上記スイッチングトランジ
スタの他方の不純物拡散領域（ソース・ドレイン領域（
８ｂ）　）と第２のコンタクト領域（１５）で接続され
るキャパシタ下部電極（１７）を第３の導電層（例えば
多結晶シリコン層）で形成し、更に、ほぼ−直線状に形
成された第１のコンタクト領域（１０）に対して、ビッ
ト線（１２）を第２のコンタクト領域（１５）上の部分
を避けて蛇行状に形成して構成する。

また、本発明の半導体メモリは、上記半導体メモリにお
いて、上記スイッチングトランジスタのゲート電極（５
）、ビット線（１２）及びキャパシタ下部電極（１７）
を上記と同様にそれぞれ第１．第２及び第３の導電層で
形成すると共に、第１のコンタクト領域（１０）を１点
とする三角形の他の２点に第２のコンタクト領域（１５
）をそれぞれ形成し、更に、ビット線（１２）を第２の
コンタクト領域（１５）上の部分を避けてほぼ直線状に
形成して構成する。

〔作用〕

上述の本発明の構成によれば、ビット線（１２）を蛇行
状にすることにより、素子形成領域（３）を従来の素子
形成領域とほぼ同じ形状にパターニングできると共に、
ビット線（１２）を第２のコンタクト領域（１５）を避
けて形状できるため、従来のパターン設計をほとんど変
えることなくビット線（１２）のパターンの変更のみで
ビット線（１２）の下層化が実現でき、ワード線（ゲー
ト電極）（５）及びビット線（１２）の高精度のパター
ニングとキャパシタ下部電極（１７）の面積の拡大化（
容量の増大化）が容易に図れると共に、オープンビット
線構成、折り返しビット線構成どちらの構成パターンに
も容易に適用させることができる。また、ビット線（１
２）の−部が張出すということがないため、メモリセル
間並びにビット線（１２）間の間隔ａ及びｂの縮小化が
図れ、メモリセルの高集積化が実現できる。

また、上述の本発明の構成によれば、第１のコンタクト
領域（１０）を１点とする三角形の他の２点に第２のコ
ンタクト領域（１５）をそれぞれ形成すると共に、ピン
ト線（１２）をほぼ直線状に形成するようにしたので、
ビット線（１２）の直線化を図りながらも、ビット線（
１２）の下層化を実現させることができ、ワード線（ゲ
ート電極）（５）及びビット線（１２）の高精度のパタ
ーニングとキャパシタ下部電極（１７）の面積の拡大化
（容量の増大化）を図ることができると共に、オープン
ビット線構成、折り返しビット線構成どちらの構成パタ
ーンにも容易に適用させることができる。また、ビット
線（１２）がほぼ直線状に形成されるため、ビット線（
１２）の一部が張り出すということがなく、メモリセル
間並びにビット線（１２）間の間隔ａ及びｂの縮小化が
図れ、メモリセルの高集積化が実現できる。

〔実施例〕

以下、第１図〜第４図を参照しながら本発明の詳細な説
明する。

第１図は、第１実施例に係る半導体メモリの平面レイア
うト、特に折り返しビット線構成の場合の平面レイアウ
トの一例を示す平面図、第２図は第１図のＡ−Ａ線上に
おける断面図である。これらの図において、（１）は、
第１導電型シリコン基板等の半導体基板（２）の−主面
に選択酸化法により形成されたフィールド絶縁層であり
、こ・のフィールド絶縁層（１）に囲まれてなる素子形
成領域（３）は、ほぼ長方形の形状を有する（この形状
は、従来の素子形成領域と同じ形状である）。

そして、フィールド絶縁層（１）及び素子形成領域（３
）に、例えば多結晶シリコン層をパターニングしてゲー
ト電極（５）を形成すると共に、該ゲート電極（５）を
マスクとして第２導電型の不純物を素子形成領域（３）
内に注入して所謂１．　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄ
ｏｐｅｄＤｒａｉｎ）領域（６）を形成する。次いで、
ゲート電極（５）に５ｉ０２からなるサイドウオール（
７）を形成したのち、ゲート電極（５）及びサイドウオ
ール（７）をマスクとして再び第２導電型の不純物を注
入してソース・ドレイン領域（８ａ）、　（８ｂ）を形
成する。

これら、ソース・ドレイン領域（８ａ）、　（８ｂ）の
うち、一方のソース・ドレイン領域（８ａ）には、コン
タクトホール（９）により構成される第１のコンタクト
領域（１０）を介して例えば多結晶シリコン層をパター
ニングして形成されたビット線（１２）が接続される。

このとき、ビット線（１２）は、第１図の平面図でもわ
かるように、蛇行状にパターニングされ、第２図に示す
ように、第１のコンタクト領域（１０）とフィールド絶
縁層（１）上にビット線（１２）が形成されたかたちと
なり、即ち、後に形成される第２のコンタクト領域（１
５）を避けるようにして形成されてなる。

その後、ビット線（１２）を含む全面に層間絶縁膜（１
３）を形成すると共に、他方のソース・ドレイン領域（
８ｂ）と対応する位置にコンタクトホール（１４）を開
口する。そして、このソース・ドレイン領域（８ｈ）に
、コンタクトホール（１４）により構成される第２のコ
ンタクト領域（１５）を介して例えば多結晶シリコン層
をパターニングして形成されたキャパシタ下部電極（１
７）が接続される。その後、キャパシタ下部電極（１７
）上に５ｉＯｚ膜やＳｉＪ、膜又はそれらの複合膜から
なる誘電体膜（１８）が形成され、更に、その誘電体膜
（１８）上に例えば多結晶シリコン層からなるキャパシ
タ上部電極（２０）と５ｉ０２からなる層間絶縁膜（２
１）が形成されてなる。そして、ビット線（１２）の低
抵抗化を図るために、ビット線（１２）への穴あけを行
なってコンタクト領域（２２）を形成したのち（第１図
参照）、Ｍ層（２３）を素子形成領域（３）と平行とな
るようにパターニングする（第１図では代表的に３行目
のビット線（１２）に対してＡ１層（２３）を配した場
合を示す）。尚、第１図において、便宜上、第１のコン
タクト領域（１０）を四角形（図）、第２のコンタクト
領域（１５）を円形（○）、ビット線（１２）とＡ１層
（２３）とのコンタクト領域（２２）を三角形（Δ）で
示す。また、上記実施例によってオープンビット線構成
をとる場合は、単に素子形成領域（３）を縦一列にそろ
えるようにパターニングするだけで実現できる。

この第１実施例によれば、ビット線（１２）を蛇行状に
形成するようにしたので、素子形成領域（３）を従来の
素子形成領域をとほぼ同じ形状にパターニングできると
共に、ビット線（１２）を第２のコンタクト領域（１５
）を避けて形成できる。そのため、従来のパターン設計
をほとんど変えることなく、ビット＆？Ｉ（１２）のパ
ターンの変更のみでビット４％（１２）の下層化が実現
でき、キャパシタ下部電極（１７）下を高段差に形成し
て容量の増大化を図ったとしても、ビット線（１２）及
びワード線（５）の第１及び第２のコンタク）　Ｅｌ域
（ｌＯ）及び（１５）に対する接続が容易にかつ確実に
行なうことができる。即ち、ビット線（１２）及びワー
ド線（５）の高精度のパターニングが実現できる。

また、素子形成領域（３）の配列パターンを変えるだけ
でオープンビット線構成、折り返しビット線構成どちら
の構成パターンにも容易に適用させることができる。

また、ビット線（１２）の一部が張出すということがな
いため、メモリセル間並びにビット線（１２）間の間隔
ａ及びｂの縮小化が図れ、メモリセルの高集積化を実現
させることができる。

上記第１実施例は、ビット線（１２）を蛇行状に形成す
ることによってビット線（１２）の第２のコンタクト領
域（１５）への形成を避けるようにしたが、次にビット
（１２）を直線状に形成しながらも、ビット線（１２）
の第２のコンタクト領域（１５）への形成を避けるよう
にした第２実施例を第３図に基いて説明する。尚、第１
実施例と対応するものについては同符号、同マーク（特
にコンタクトホール域のマーク）を記すことにしてその
詳細説明は省略する。

この第２実施例に係る半導体メモリは、まず素子形成領
域（３）をＶ字状に形成し、そのＶ字状の頂角部分に第
１のコンタク）Ｈ域（１０）を形成し、左右の翼部分に
第２のコンタクトホール域（１５）をそれぞれ形成して
なる。この第３図に示すパターンは、折り返しビット線
構成のパターンを示す。そして、ビット線（１２）は、
−直線状に並んだ第１のコンタクト領域（１０）上に形
成されてほぼ直線状のパターンとなる。尚、キャパシタ
上部電極（図示せず）は全面に形成されてなる。また、
ビット線構成をオープンビット線構成にする場合は、Ｖ
字状の素子形成領域（３）を縦一列にそろえるようにパ
ターニングすればよい。

このように第２実施例では、素子形成領域（３）をｖ字
状に形成すると共に、第１のコンタクト領域（１０）を
１点（Ｖ字状の頂角部分）とする三角形の他の２点（Ｖ
字状の左右の翼部分）に第２のコンタクト領域（１５）
をそれぞれ形成するようにしたので、第１のコンタクト
領域（１０）が第２のコンタクト領域（１５）から離間
した位置でほぼ一直線状に並ぶため、第１のコンタクト
領域（１０）上に形成されるビット線（１２）も直線状
となる。従って、この第２実施例によれば、ビット線（
１２）の直線化を図りながらも、ビット線（１２）の下
層化が実現でき、ビット線（１２）及びワード線（５）
の高精度のパターニングが実現できると共に、キャパシ
タ下部電極（１７）の面積の拡大化（容量の増大化）を
も図ることができる。

また、素子形成領域（３）の配列パターンを変えるだけ
で、オープンビット線構成、折り返しビット線構成どち
らの構成パターンにも容易に適用させることができる。

また、ビット線（１２）の一部が張り出すということが
ないため、メモリセル間並びにビット線（１２）間の間
隔ａ及びｂの縮小化が図れ、メモリセルの高集積化を実
現させることができる。

上記第１及び第２の実施例ではゲート電極（ワード線）
（５）を多結晶シリコン層をパターニングして形成する
ようにしたが、その他、多結晶シリコン層と高融点金属
シリサイド層とからなる高融点金属ポリサイド層をパタ
ーニングして形成するようにしてもよい。

〔発明の効果〕

本発明に係る半導体メモリは、容量とスイッチングトラ
ンジスタでメモリセルが形成され、該スイッチングトラ
ンジスタのゲート電極上に上記容量を構成するキャパシ
タ下部電極を積層させた半導体メモリにおいて、上記ス
イッチングトランジスタのゲート電極を第１の導電層で
形成し、上記スイッチングトランジスタの一方の不純物
拡散領域と第１のコンタクト９■域で接続されるビット
線を第２の導電層で形成し、上記スイッチングトランジ
スタの他方の不純物拡散領域と第２のコンタクト領域で
接続されるキャパシタ下部電極を第３の導電層で形成し
、更に、ほぼ−直線状に形成された上記第１のコンタク
ト領域に対して、上記ビット線を上記第２のコンタクト
領域上の部分を避けて蛇行状に形成して構成するように
したので、従来のパターン設計をほとんど変えることな
くビット線パターンの下層化が実現でき、ワード線及び
ビット線の高精度のパターニングとキャパシタ下部電極
の面積の拡大化を容易に図ることができると共に、パタ
ーンの自由度に柔軟性を持たせることができる。また更
に、メモリセル間並びにビット線間の間隔の縮小化が図
れ、メモリセルの高集積化を実現させることができる。

また、本発明に係る半導体メモリは、上記第１のコンタ
クト領域を１点とする三角形の他の２点に上記第２のコ
ンタクト領域をそれぞれ形成すると共に、上記ビット線
を上記第２のコンタクト領域上の部分を避けてほぼ直線
状に形成して構成するようにしたので、ビット線の直線
化並びに下層化が実現でき、ワード線及びビット線の高
精度のパターニングとキャパシタ下部電極の面積の拡大
化を図ることができると共に、パターンの自由度に柔軟
性を持たせることができる。また更に、メモリセル間並
びにビット線間の間隔の縮小化が図れ、メモリセルの高
集積化を実現させることができる。

【図面の簡単な説明】

第１図は第１実施例に係る半導体メモリの平面レイアウ
トの一例を示す平面図、第２図は第１図におけるＡ−Ａ
線上の断面図、第３図は第２実施例に係る半導体メモリ
の平面レイアウトの一例を示す平面図、第４図は従来例
に係る半導体メモリを示す構成図、第５図は本発明の説
明に供する半導体メモリの平面レイアウトの一例を示す
平面図、第６図は本発明の説明に供する半導体メモリの
平面レイアウトの他の一例を示す平面図である。 （１）はフィールド絶縁層、（２）は半導体基板、（３
）は素子形成領域、（５）はゲート電極（ワード線）、
（８ａ）及び（８ｂ）はソース・ドレイン領域、（１０
）は第１のコンタクト領域、（１２）はビット線、（１
５）は第２のコンタクト領域、（１７）はキャパシタ下
部電極、（２０）はキャパシタ上部電極である。 代 理 人 松 隈 秀 盛 １０−−−　ｉｆＯコン’１７トｆＩｌ！１ｔ１２−一
−ピ・ント永隈 １５−−一晃２０１ンタクト傾を桟 第２喫庫イ列の平面レイアウトの一イ列乏丞す平面図第
３図 ４１−ｍ−フィール４Ｊ絶季１に眉 ４２−−−牛傷イ不暮才及 ４６−−−ビ・ｌｌ−拳集 ４７一−−大ヤノマシタ下舊ｐｔ才※ ５２−−−７ｉ間絶績盾 本発Ｂ月の■」口ｌ；償する千イ石しイアウド９４列を
氷１平市回第５図 縫日１１ｔｒ％すｎにイ丈寄５手■し４了ウドの４辿り
４列を示、１千徂バ辺第Ｂ図

Claims (1)

1. 【特許請求の範囲】 １、容量とスイッチングトランジスタでメモリセルが形
   成され、該スイッチングトランジスタのゲート電極上に
   上記容量を構成するキャパシタ下部電極を積層させた半
   導体メモリにおいて、上記スイッチングトランジスタの
   ゲート電極が第１の導電層で形成され、 上記スイッチングトランジスタの不純物拡散領域の一方
   と第１のコンタクト領域で接続されるビット線が第２の
   導電層で形成され、 上記スイッチングトランジスタの不純物拡散領域の他方
   と第２のコンタクト領域で接続される上記キャパシタ下
   部電極が第３の導電層で形成され、 ほぼ一直線状に形成された上記第１のコンタクト領域と
   上記第２のコンタクト領域に対して、上記ビット線が該
   第２のコンタクト領域上の部分を避けて、蛇行状に形成
   されたことを特徴とする半導体メモリ。 ２、容量とスイッチングトランジスタでメモリセルが形
   成され、該スイッチングトランジスタのゲート電極上に
   上記容量を構成するキャパシタ下部電極を積層させた半
   導体メモリにおいて、上記スイッチングトランジスタの
   ゲート電極が第１の導電層で形成され、 上記スイッチングトランジスタの不純物拡散領域の一方
   と第１のコンタクト領域で接続されるビット線が第２の
   導電層で形成され、 上記スイッチングトランジスタの不純物拡散領域の他方
   と第２のコンタクト領域で接続される上記キャパシタ下
   部電極が第３の導電層で形成され、 上記第１のコンタクト領域を１点とする三角形の他の２
   点に上記第２のコンタクト領域がそれぞれ形成され、 上記ビット線が上記第２のコンタクト領域上の部分を避
   けて、ほぼ直線状に形成されたことを特徴とする半導体
   メモリ。