JPH03141741A - カウンタ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 異なるクロック信号をカウントするカウンタ相互の同期
制御回路に関し、 第１のカウンタと第２のカウンタの同期をとるリセット
パルスを、リセットパルスの位相変化時にはマスクする
ことにより、誤同期することのないカウンタ制御回路を
提供することを目的とし、第１のクロック信号をカウン
トし、同期パルスを発生する第１のカウンタと、第２の
クロック信号をカウントする第２のカウンタと、第１の
カウンタで発生する同期パルスから、第２のカウンタを
リセットするリセットパルスを発生するリセットパルス
発生手段と、リセットパルス発生手段で発生したリセッ
トパルスの位相を第２０カウンタのキャリィ出力と比較
し、位相が合っていないときには、リセットパルスをマ
スクするリセットパルスマスク手段とを備え構成する。

〔産業上の利用分野〕

本発明は、異なるクロック信号をカウントするカウンタ
相互の同期制御回路に関する。

例えば、ディジタル多重通信において、６．３ＭＨｚの
クロック信号と１．５　Ｍ’Ｈｚのクロック信号とは非
同期である。

しかし、ディジタル信号を多重、分離するために、例え
ば、８ｋＨｚの１２５μｓで、この２つのクロックを同
期をとることが必要であり、このために、マスクカウン
タからスレイブカウンタに同期パルスを送出し同期をと
っている。

この同期パルスの位相が、電源電圧変動、温度変動等に
より変化し、スレイブカウンタが誤動作することがある
。

かかるカウンタ制御回路は、システムの信頼性の点から
、誤同期を起こすことのないものが要求されている。

［従来の技術］ 第４図は従来例を説明する図、第５図は従来例のタイム
チャートを説明する図である。

第４図に示す従来例は、マスタクロックをカウントする
マスクカウンタ１１と、 スレイブクロツタをカウントするスレイブカウンタ２１
と、 マスクカウンタ１１より発生した同期パルスをスレイブ
クロツタにより保持するＤ−フリ・ンプフロップ回路（
以下ＦＦ回路と称する）３１と、Ｄ−ＦＦ回路３１の出
力をスレイブクロックにて保持するＤ−ＦＦ回路３２と
、 Ｄ−ＦＦ回路３１の出力とＤ−ＦＦ回路３２の否定出力
を人力とする否定論理積回路（以下ＮＡ（Ａ）は動作例
１であり、 （ａ）　　マスタカウンタ１１で、マスタクロックをカ
ウントすることにより、発生させる同期パルスである。

（ｂ）　　スレイブクロツタの波形である。

（Ｃ）　　同期パルス（ａ）をスレイブクロツタ（ｂ）
にて保持したものであり、ここではスレイブクロック（
ｂ）の４ビット幅の信号となっているものとする。

（ｄ）　　（Ｃ）のパルスをスレイブクロック（ｂ）に
て保持したものであり、ここでは（Ｃ）のパルスをスレ
イブクロック（ｂ）の１ビット分遅らせたパルスの否定
出力である。

（ｅ）　　（Ｃ）と（ｄ）のＮＡＮＤをとったものであ
り、「１」、「ｌ」で「０」となり、ここで発生する「
Ｏ」をスレイブカウンタ１２のリセットパルスとしてい
る。

Ｃスレイブカウンタ２１のカウント値である。

ここでは、時刻ｔ１において、カウンタ２１のカウント
値Ｙがリセットされ、００からカウントを開始すること
を示している。

第４図のスレイブカウンタ２１は、リセット人力がある
ときにはリセット入力でリセットされ、リセット入力が
ないときにはカウント値がＦＦ（１０進の２５６を示す
）でリセットし、０からカウントを再開するカウンタで
ある。

ここで（Ａ）図のｔ２に示すように、同期パルス（ａ）
が、スレイブクロック（ｂ）に対して遅れたときには、
図に示すように、リセットパルス（ｅ）が、スレイブク
ロック（ｂ）の１ビツト遅れることにより、スレイブカ
ウンタ２１のカウント値Ｃが００でリセットされるので
、ＯＯを２回カウントすることになる。

（Ｂ）は動作例２であり、時刻ｔ３において、同期パル
ス（ａ）がスレイブクロック（ｂ）より後方にあり、こ
のときにリセットパルス（ｅ）が発生し、カウンタ２１
をリセットし、カウントを開始する。

ついで、時刻ｔ４においては、同期パルス（ａ）がスレ
イブクロック（ｂ）の立ち上がりより前方にくると、ス
レイブカウンタ２１のカウント値がＦＥ（１０進の２５
５）でリセットされ、ついでＯＯからカウントを開始す
ることになる。

〔発明が解決しようとする課題］ 上述の従来例においては、同期パルスから十もリセット
パルスを発生させ、そのリセットパルスにより、スレイ
ブカウンタをリセットし同期をとっているが、同期パル
スのスレイブクロックに対する位相が変化する度に、ス
レイブカウンタが誤動作する。

本発明は、第１のカウンタと第２のカウンタの同期をと
るリセットパルスを、リセットパルスの位相変化時には
マスクすることにより、誤同期することのないカウンタ
制御回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の１０は、第１
のクロック信号をカウントし、同期パルスを発生する第
１のカウンタであり、 ２０は、第２のクロック信号をカウントする第２のカウ
ンタであり、 ３０は、第１のカウンタ１０で発生する同期パルスから
、第２のカウンタ２０をリセットするりセットパルスを
発生するリセットパルス発生手段であり、 ４０は、リセットパルス発生手段３０で発生したリセッ
トパルスの位相を第２のカウンタ２０のキャリィ出力と
比較し、位相が合っていないときには、リセットパルス
をマスクするリセットパルスマスク手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。

〔作　用］ 第１のカウンタ１０にて、第１のクロック信号をカウン
トして、所定の周期毎に同期パルスを発生させる。

この同期パルスをもとに、リセットパルス発生手段３０
で、第２のカウンタ２０をリセットするリセットパルス
を発生させる。

第２のカウンタ２０から所定の周期で出力されるキャリ
ィ出力と、リセットパルスの位相を比較し、位相が合っ
ていないときには、リセットパルスマスク手段４０でリ
セットパルスをマスクして、第２のカウンタ２０を自走
させることにより、誤同期をなくすることが可能となる
。

〔実施例］ 以下本発明の要旨を第２図〜第３図に示す実施例により
具体的に説明する。

第２図は本発明の“実施例を説明する図、第３図は本発
明の実施例のタイムチャートを説明する図をそれぞれ示
す。なお、全図を通して同一符号は同一対象物を示す。

第２図に示す本発明の実施例は、従来例で説明したのと
同しマスクカウンタ１１と、 スレイブカウンタ２１と、 第１図で説明した、リセットパルス発生手段３０として
、Ｄ−ＦＦ回路３１．３２およびＮＡＮＤ３３ａ。

リセットパルスマスク手段４０として、Ｄ−ＦＦ回路４
１．４２、論理和回路（以下ＯＲ回路と称する）４３よ
びＮＡＮＤ４４から構成した例である。

この回路の動作を第３図のタイムチャートにより説明す
る。

（Ａ）は動作例１であり、 （ａ）　　マスクカウンタ１１で、マスタクロックをカ
ウントすることにより、発生させる同期パルスである。

（ｂ）　　スレイブクロックの波形である。

（Ｃ）　　同期パルス（ａ）をスレイブクロック（ｂ）
にて保持したものであり、ここではスレイブクロック（
ｂ）の４ビット幅となっているものとする。

（ｄ）　　（Ｃ）のパルスをスレイブクロック（ｂ）に
て保持したものであり、ここでは（Ｃ）のパルスをスレ
イブクロック（ｂ）ノ１ヒツト分遅らせたパルスの否定
出力である。

（ｅ）　　（Ｃ）、（ｄ）およびＮＡＮＤ回路４４の出
力（ｉ）のＮＡＮＤをとったものであるが、（ｉ）も「
１」であり、３つの人力が「１」であるので、出力（ｅ
）は「Ｏ」となり、ここで発生する「ｏ」をスレイブカ
ウンタ２１のリセットパルス（ｅ）として同期をとって
いる。

Ｃはスレイプカウンタ２■のカウント値である。

ここでは、時刻ｔ１において、カウンタ２１のカウント
値Ｙがリセットされ、ＯＯからカウントを開始すること
を示している。

（ｆ）　　スレイプカウンタ２１のキャリィアウドであ
り、カウント値がＦＥで出力される。

（ｇ）　　（ｆ）の出力をＤ−ＦＦ回路４１により、ス
レイブクロック（ｂ）の１パルス遅延した出力である。

（ロ）（ｇ）をＤ−ＦＦ回路４２により、スレイブクロ
ック（ｂ）の１パルス遅延した出力である。

（ｉ）　　（ｆ）、（ｇ）、山）のＯＲをとった出力と
（Ｃ）のＮＡＮＤをとった出力である。

ここで（Ａ）図のｔ２に示すように、同期パルス（ａ）
が、スレイブクロック（ｂ）に対して遅れたときには、
（Ｃ）、（ｄ）のみのＮＡＮＤ出力をリセットパルスと
すると、誤ったリセットパルス（ｅ）となり、スレイプ
カウンタ２１のカウント値がＯＯでそリセットされるの
で、ＮＡＮＤ回路３３ａに（ｉ）を人力し、破線に示す
ように、誤ったリセットパルスをマスクすることにより
、誤動作を防止する。

（Ｂ）は動作例２であり、時刻ｔ３において、同期パル
ス（ａ）がスレイブクロック（ｂ）より後方にあり、こ
のときにリセットパルス（ｅ）を発生し、カウンタ２■
をリセットし、カウントを開始する。

ついで、時刻Ｌ４においては、同期パルス（ａ）がスレ
イブクロック（ｂ）の立ち上がりより前方にくると、ス
レイプカウンタ２１のカウント値がＦＥ（１でリセット
され誤同期となるが、（Ａ）と同様に、（ｆ）、（濁、
（ｈ）のＯＲをとった出力と（Ｃ）のＮＡＮＤをとった
出力（ｉ）を、ＮＡＮＤ回路３３ａに入力し、破線に示
すように、誤ったリセットパルス（ｅ）をマスクするこ
とにより、誤動作を防止する。

上述のように構成することにより、電源電圧変動、温度
変動等による、クロック間の位相変化が生じても、スレ
イプ側カウントの誤りを防止することができる。

〔発明の効果〕

以上のような本発明によれば、スレイブカウントのリセ
ットパルスの位相変動による誤動作を、リセットパルス
をマスクすることにより、誤動作を防止できるカウンタ
制御回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明する図、 第３図は本発明の実施例のタイムチャートを説明する図
、 第４図は従来例を説明する図、 第５図は従来例のタイムチャートを説明する図、をそれ
ぞれ示す。 図において、 ＩＯは第１のカウンタ、 １１はマスタカウンタ、 ２０は第２のカウンタ、 ２１はスレイプカウンタ、 ３０はリセットパルス発生手段、 ３１．３２．４１．４２はＤ−ＦＦ回路、３３．３３ａ
、４４はＮＡＮＤ回路、 ４０はリセットパルスマスク手段、 ４３はＯＲ回路、 をそれぞれ示す。 本発明の詳細な説明するブロック盟 第１図 本発明の詳細な説明する図

Claims (1)

1. 【特許請求の範囲】 異なるクロック信号をカウントするカウンタ相互の同期
   制御回路であって、 第１のクロック信号をカウントし、同期パルスを発生す
   る第１のカウンタ（１０）と、 第２のクロック信号をカウントする第２のカウンタ（２
   ０）と、 前記第１のカウンタ（１０）で発生する同期パルスから
   、前記第２のカウンタ（２０）をリセットするリセット
   パルスを発生するリセットパルス発生手段（３０）と、 前記リセットパルス発生手段（３０）で発生したリセッ
   トパルスの位相を前記第２のカウンタ（２０）のキャリ
   ィ出力と比較し、位相が合っていないときには、前記リ
   セットパルスをマスクするリセットパルスマスク手段（
   ４０）とを備えたことを特徴とするカウンタ制御回路。