JPH0314199B2

JPH0314199B2 -

Info

Publication number: JPH0314199B2
Application number: JP56162944A
Authority: JP
Inventors: Yasuo Mochizuki
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1981-10-12
Filing date: 1981-10-12
Publication date: 1991-02-26
Also published as: JPS5863993A

Description

【発明の詳細な説明】この発明はメモリに入力したコード情報にもと
づきコードの自動演奏を行う電子楽器に関する。

従来、鍵盤等を操作してメモリにコード情報を
プリセツトし、またこのプリセツトしたコード情
報にもとづきコードの自動演奏を行うようにした
電子楽器が開発されている。この電子楽器では、
通常伴奏鍵として使用される低音側の各鍵がコー
ドの根音とその種類の入力に用いられ、またこの
伴奏鍵より高音側の所定の３鍵が1/2小節および
１小節のコード長を入力するためと、エンドマー
クを入力するためとに用いられている。そしてコ
ード情報を入力する際には、左手で伴奏鍵を操作
してコードの根音とその種類を入力し、また右手
で1/2小節または１小節のコード長入力の鍵を操
作し、コード長を入力している。

然るにこのような方法の場合、1/2小節のコー
ド長入力鍵と１小節のコード長入力鍵とを押しま
ちがえることが発生しやすい欠点がある。またこ
の誤操作を防止するために１小節のコード長入力
鍵のみを設けることにすると1/2小節のコード長
が入力できないから、コードの変化が乏しくなり
好ましくない。他方、1/2小節のコード長入力鍵
のみを設けたときには１小節以上のコード長の入
力が可能でこの点には支障はないが、メモリの容
量が多く必要となる欠点が発生する。

この発明は上述した従来の電子楽器の欠点を解
消するためになされたもので、その目的とすると
ころは、コード長の入力操作が簡単でしかもメモ
リの容量を有効に利用できるようにした電子楽器
を提供することである。

以下、図面を参照して各種実施例を説明する。
第１図ないし第１０図は第１実施例を示す。第１
図において、鍵盤部１は電子楽器本体上に設けら
れており、例えば５オクターブ分の鍵を有する。
またスイツチ部２も同様に電子楽器本体上に設け
られており、リズムや音色を指定するスイツチ、
RAM（ランダムアクセスメモリ）３へコード情
報を入力するモードや通常の演奏モード、自動演
奏モードの各モードを切替えるモード切替スイツ
チ、テンポスイツチ、ボリユームスイツチ等、各
種スイツチを有する。そして鍵盤部１は周期的に
CPU（中央処理装置）４によつてスキヤンされ、
各鍵のオン、オフ状態を検出されると共にその検
出出力はCPU４に与えられる。またスイツチ部
２の出力もCPU４に与えられる。

CPU４はこの電子楽器のすべての動作を制御
する装置であり、例えばマイクロプロセツサより
成つているが、その詳細説明は省略する。而して
CPU４は鍵盤部１の鍵操作によりコード情報が
入力され、RAM３へ書込まれるときにはその書
込み動作を制御し、またコードの自動伴奏時には
RAM３から上記コード情報を読出し自動伴奏を
行う動作を制御する。また鍵盤部１の鍵操作によ
り通常のマニユアル演奏が行われるときには、楽
音作成部５に鍵操作に基づく音階情報とスイツチ
部２出力に基づく各種制御情報とを与え、マニユ
アル演奏による楽音を作成させる動作を制御す
る。（第１図では省略してある）。

アドレスカウンタ６はRAM３のアドレス指定
を行う回路であり、その出力はRAM３のアドレ
ス入力端子へ与えられている。そしてRAM３へ
のコード情報の書込み開始時およびRAM３から
コード情報を読出しコード自動演奏の開始時には
CPU４から出力するリセツト信号Ｒによつてリ
セツトされる。またCPU４からの＋１信号およ
び後述する自動伴奏制御部７からの信号をオアゲ
ート８を介して入力して＋１（インクリメント）
される。なお、RAM３へはCPU４からリード／
ライト制御信号Ｒ／Ｗが入力し、読出し／書込み
の各動作を制御される。またRAM３へ書込まれ
たコード情報はコード自動伴奏時において読出さ
れ、自動伴奏制御部７を介し楽音作成部５へ与え
られてコード音を作成放音される。

Ｘレジスタ９は鍵盤部１の鍵操作により入力さ
れるコードの根音とその種類を示すデータを入力
し、一時記憶するために設けられている。この場
合、コードの根音とその種類は、鍵盤部１の伴奏
鍵を通常のコード演奏と同時に操作することによ
り入力され、他方、コードの長さ（コード長）は
この鍵操作が連続して何回行われたか、その鍵操
作回数によつて入力される。。而して1/2小節を最
小単位のコード長とし、したがつて１回の鍵操作
では1/2小節のコード長が入力され、また２回連
続の鍵操作では１小節のコード長が入力され、ま
たこの実施例では１小節までのコード長がRAM
３の１アドレスエリアに入力可能とされている。

Ｘレジスタ９に入力したデータはゲート回路
G₁を介してＡレジスタ１０に、またゲート回路
G₂を介してＢレジスタ１１に、更に判断部１２
に夫々与えられる。判断部１２は入力データがエ
ンドコードか否かを判断し、その判断力はCPU
４へ与えられる。

Ｂレジスタへ入力したデータは一致回路１３に
直接、またゲート回路G₃を介しＡレジスタ１０
へ与えられる。またＡレジスタ１０へ入力したデ
ータは一致回路１３およびアダー１４へ夫々与え
られる。一致回路１３はＡレジスタ１０とＢレジ
スタ１１の各データの一致、不一致を判断し、そ
の判断出力をCPU４、アダー１４、オアゲート
１５へ与える。。而して一致していたときにはア
ダー１４は＋１動作を実行し、その結果データを
RAM３へ書込む。

SR型フリツプフロツプ１６はゲート回路G₁，
G₂のゲート制御用であり、上記一致回路１３か
らの信号およびCPU４からのリセツト信号Ｒを
オアゲート１５を介しリセツト入力端子Ｒに入力
する。またCPU４からのセツト信号Ｓをセツト
入力端子Ｓに入力してセツトされる。そしてその
セツト出力はインバータ１７を介しゲート回路
G₁に与えられ、またゲート回路G₂に直接与えら
れる。なお、スイツチG₃はCPU４からのゲート
信号ｇにより開閉制御される。

自動伴奏制御部７は第２図を参照して後述する
が、コード自動伴奏時におけるアドレスカウンタ
６の動作を主として制御する。

テンポカウンタ１８にテンポスイツチ（図示
略）により設定された速度で計数動作を行い、そ
のキヤリー出力は自動伴奏制御部７へ与えられ
る。

楽音作成部５は作成した楽音をアンプ、スピー
カ（図示略）を介し放音し、これによりメロデイ
演奏やコード自動演奏が行われる。

次に第２図により自動伴奏制御部７の具体的構
成を説明する。RAM３から読出されたデータは
ゲート回路G₄を介し楽音作成部５へ与えられる
ほか、その最小位ビツトの１ビツトデータのみは
排他的ノアゲート２１に入力する。この１ビツト
データは第６図に示す如く、そのデータは２値論
理レベルの“０”のとき1/2小節のコード長を示
し、また“１”のときには１小節のコード長を示
している。一方、テンポカウンタ１８のキヤリー
出力がSR型フリツプフロツプ２２のセツト入力
端子Ｓに入力し、またそのセツト出力が上記排他
的ノアゲート２１の他方入力端子に入力してい
る。そして排地的ノアゲート２１の出力はアンド
ゲート２３に入力する。またこのアンドゲート２
３には上記テンポカウンタ１８の出力が入力し、
而してアンドゲート２３の出力はフリツプフロツ
プ２２のリセツト入力端子Ｒにオアゲート２４を
介して入力するほか、オアゲート８を介してアド
レスカウンタ６へ供給される。なお、上記ゲート
回路G₄はCPU４からコード自動伴奏時に出力す
る信号ONにより開閉制御される。またフリツプ
フロツプ２２のリセツト入力端子Ｒには、コード
自動伴奏開始時にCPU４から出力するリセツト
信号Ｒがオアゲート２４を介し入力する。

第４図は根音（12種類）をコード化した４ビツ
トデータを示す。また第５図はコードの種類、即
ち、メジヤー（Ｍ）、マイナー（ｍ）、セブンス
（7th）、マイナスセブンス（m₇）、メジヤーセブ
ンス（M₇）、デイミニツシユ（dim）、オーギユ
メント（ang）を夫々コード化した３ビツトデー
タを示す。そして第６図に示す小節のコードと共
に、コードデータ（コード情報）は第７図に示す
Ｃ＃ ₇（根音Ｃ＃のセブンスコード）の場合のよう
に８ビツトデータにより構成され、而してその上
位４ビツトは根音、次の３ビツトは根音の種類、
最下位ビツトはコード長を示す。

次に第８図の楽譜を例にして、また第３図のフ
ローチヤートを参照してRAM３へコード情報を
書込む際の上記第１実施例の動作を説明する。

先ず、モード切替スイツチを切替えて書込みモ
ードを設定する。これによりCPU４から書込み
指令のリード／ライト信号Ｒ／Ｗの出力可能とな
る。またCPU４からリセツト信号Ｒが出力し、
アドレスカウンタ６、フリツプフロツプ１６が共
にリセツトされる。即ち、第３図のフローチヤー
トのステツプS₁（ｉはアドレスカウンタ６のデー
タ）、ステツプS₂が実行される。

次に最初のコードEmを鍵盤部１に通常のコー
ド演奏の鍵操作により入力する。このときの鍵操
作（キーオン状態）がCPU４の処理により検出
され、（ステツプS₃）、そのときキーコード（コー
ドEmを示すデータ「01000010」）がＸレジスタ
９へ入力する（ステツプS₄）。Ｘレジスタ９へ入
力したキーコードは判断部１２にてエンドコード
か否かを判断され、（ステツプS₅）、いまエンドコ
ードではないのでステツプS₆に進行し、フリツプ
フロツプ１６がリセツト状態か否かが判断され
る。而していまリセツト状態にあり、このためゲ
ート回路G₁が開成し、具つゲート回路G₂が閉成
している。したがつてステツプS₇の処理が実行さ
れ、Ｘレジスタ９内のキーコードがＡレジスタ１
０に入力し、また次のステツプS₈によりCPU４
からセツト信号Ｓが出力し、フリツプフロツプ１
６がセツト状態とされる。そしてステツプS₃に戻
る。

コードEmのコード長は１小節であるから、そ
のコード長を入力するためにもう一度、同一鍵操
作を実行する。したがつて上記ステツプS₃、S₄、
S₅、S₆の各処理後、ステツプS₉に進行し、Ｘレジ
スタ内のキーコード（上記コードEmを示すデー
タ「01000010」）がこのとき開成されているゲー
ト回路G₂（なお、ゲート回路G₁は閉成中）を介し
Ｂレジスタ１１へ入力する。そして次のステツプ
S₁₀の処理によりＡレジスタ１０とＢレジスタ１
１の各キーコードの比較が行われ、いま両キーコ
ードは一致しているからステツプS₁₁に進行し、
Ａレジスタ１０内のキーコード「01000010」に対
し＋１処理がアダー１４にて実行され、コードデ
ータ「01000011」が得られる。即ち、最下位ビツ
トのデータが「１」となり、１小節のコード長を
示している。そして次のステツプS₁₂の処理によ
りアドレスカウンタ６により指定されている
RAM３の０番地に上記コードデータが書込まれ
る。（第９図参照）。そしてステツプS₁₃、S₁₄の各
処理によりフリツプフロツプ１６がリセツトさ
れ、またアドレスカウンタ６に対しCPU４から
＋１信号が出力してその内容を「１」とする。そ
してステツプS₃に戻る。

次のコード長が１小節のコードAmの入力は上
述したコードEmの場合と同様であり、この結果
RAM３の１番地にはコードAmのコードデータ
が第９図に示す如く書込まれる。そしてこの書込
み終了時にはフリツプフロツプ１６はリセツトさ
れ、またアドレスカウンタ６の内容は「２」とな
つている。

次に３番目のコード長が1/2小節のコードAm₇
の入力を説明すると、その鍵操作がステツプS₃に
より検出されると、次のステツプS₄によりキーコ
ード「10010110」がＸレジスタ９へ入力する。次
にステツプS₅、S₆の処理後、ステツプS₇によりＡ
レジスタ１０に上記キーコード「10010110」が入
力される。次いでステツプS₈によりフリツプフロ
ツプ１６がセツトされ、ステツプS₃に戻る。

コードAm₇は1/2小節のコード長であるから、
上記鍵操作は１回で終了し、次に４番目のコード
D₇の鍵操作を行う。このときステツプS₃の処理
後、ステツプS₄によりコードD₇のキーコー下
「00100100」がＸレジスタ９へ入力し、次にステ
ツプS₅の処理後、ステツプS₆、S₉の処理により上
記キーコード「00100101」がＢレジスタ１１へゲ
ート回路G₂を介し入力する。そしてステツプS₁₀
の処理により一致回路１３にてこの場合、Ａレジ
スタ１０のキーコードとＢレジスタ１１のキーコ
ードとの不一致が検出され、この結果、ステツプ
S₁₅に進行してRAM３の２番地にＡレジスタ１０
内のコードAm₇のキーコードがアダー１４によ
り＋１されず、即ち、そのままのデータ（コード
データ）として書込まれる。

而してこの場合、第９図にも示す如く、このコ
ードデータの最下位ビツトは「０」であり、1/2
小節のコード長を示している。

次にステツプ₁₆の処理によりCPU４からゲート
信号ｇが出力してゲート回路G₈が開成し、Ｂレ
ジスタ１１内のキーデータ（コードD₇に対する
もの）がＡレジスタ１０に転送される。そしてス
テツプS₁₄によりツドレスカウンタ６が＋１され
て「３」となり、ステツプS₃に戻り、次のコード
Ｇの入力に備えられる。

以下の動作は上述したことと同様であり、この
結果、RAM３の０〜６番地には第８図の楽譜に
示すコード情報が記憶される。

また最後にエンドコードを所定スイツチ操作に
より入力するとステツプS₃、S₄、S₅の各処理後、
ステツプS₁₇に進行し、RAM３の７番地にエンド
コード（オール“１”データ）が書込まれる。

次に第１図、第２図および第１０図を参照して
RAM３へ上述した如く書込まれたコード情報を
読出し、コード自動演奏を行いながら第８図のメ
ロデイのマニユアル演奏を行うときの動作を説明
する。

モード切替スイツチを先ず自動演奏モードに切
替える。またテンポスイツチを所望のテンポに設
定する。この結果、CPU４からのリセツト信号
Ｒによりアドレスカウンタ６、フリツプフロツプ
２２がリセツトされる。またテンポカウンタ１８
が設定テンポの速度にて計数動作を開始する。更
にCPU４から信号ONが出力し、ゲート回路G₄が
開成される。

このためRAM３の０番地から第１０図ａに示
す如く、１番目のコードEmのコードデータが読
出され、楽音作成部５へ入力する。またこのコー
ドデータの最下位ビツトのデータ「１」のみは排
地的、アゲート２１へも入力する。この結果、コ
ードEmの楽音が放音開始され、またこれにあわ
せて鍵盤部１の鍵操作を行い、第８図のメロデイ
のマニユアル演奏を開始する。したがつてこのマ
ニユアル演奏も上記コードEmの楽音と共に放音
される。

コードEmの自動演奏開始後、1/2小節の時間
経過後第１０図ｂに示す如くテンポカウンタ１８
から１発目のキヤリー出力があるとアンドゲート
２３にその出力が与えられる。しかして、その時
点で、フリツプフロツプ２２の出力は“０”、
RAM３からの最下位ビツトは“１”であるた
め、排他的ノアゲート２１の出力は“０”であ
り、その結果、第１０図ｃに示す如く、アンドゲ
ート２３の出力は“０”の状態を保持し、従つ
て、アドレスカウンタ６はインクリメントされな
い。

そして、上記フリツプフロツプ２２はセツト状
態とされ、次のテンポカウンタ１８からのキヤリ
ー出力時点までその内容を保持する。

次に、更に1/2小節の時間の経過後、第１０図
ｂに示す如く２発目のキヤリー出力がランポカウ
ンタ１８から発生すると、このときにはフリツプ
フロツプ２２が上述したようにセツトされてお
り、この結果、排他的ノアゲート２１の両入力が
共に“１”となり、したがつてその出力が“１”
となりアンドゲート２３へ印加される。したがつ
てアンドゲート２３からはこのとき第１０図ｃに
示す如く、上記キヤリー出力に同期して“１”信
号が出力し、フリツプフロツプ２２がリセツトさ
れると共にアドレスカウンタ６が＋１され「１」
となる。この結果、RAM３の１番地から次の２
番目のコードAmが読出される。したがつてコー
ドEmのコード自動演奏が１小節間続いたのち、
２番目のコードAmの自動演奏が開始される。

この２番目のコードAmの自動演奏動作は上述
した１番目のコードEmの場合と全く同様であ
る。そして２番目のコードAmの自動演奏が終る
とRAM３の２番地から３番地のコードAm₇が読
出され、その自動演奏が開始する。

そして1/2小節の時間が経過し、テンポカウン
タ１８からキヤリー出力が発生すると、このとき
フリツプフロツプ２２のセツト出力は“０”であ
り、排他的ノアゲート２１へ与えられている。一
方、排他的ノアゲート２１の他方入力端子にはコ
ードAm₇の最下位ビツトのデータ「０」が入力
しており、したがつて排他的ノアゲート２１の出
力が“１”となつてアンドゲート２３へ印加され
ている。したがつてアンドゲート２３からはこれ
に同期して第１０図ｃに示す如く“１”信号が出
力し、したがつてフリツプフロツプ２２が再度リ
セツトし、且つアドレスカウンタ６が＋１されて
「３」となる。即ち、３番目のコードAm₇は1/2
小節間だけ自動演奏されるものである。

以下、４〜７番目の各コードの自動演奏が上述
同様にして実行される。

次に第１１図ないし第１３図を参照して第２実
施例を説明する。この第２実施例は1/2小節を最
小単位として最大２小節までのコード長をRAM
の同一アドレスエリアに入力可能としたものであ
る。第１１図、第１２図はその回路構成を示す
が、第１実施例の第１図、第２図の回路構成と同
一構成部には同一番号を付し、説明を繰返さな
い。

第１１図において、第１図の回路と相異すると
ころは、一致回路１３の出力を計数するカウンタ
３１が追加され、そのカウンタ３１の計数出力ｎ
が判断部１２およびアダー１４に供給されてい
る。このカウンタ３１は４進カウンタであり、上
述した最大２小節までのコード長を計数するもの
である。したがつて計数出力ｎは２ビツトにより
表わされ、また判断部１２は計数出力ｎが３か否
かを判断する判断動作も行う。更にアダー１４は
Ａレジスタ１０からのキーデータに上記計数出力
ｎを加算するが、計数出力ｎが２ビツトデータの
ため、この実施例ではキーデータは９ビツトデー
タにより表現される。

上記一致回路１３の出力は追加されたインバー
タ３２を介してCPU４およびフリツプフロツプ
１６のリセツト入力端子Ｒに供給される。これは
Ａレジスタ１０内のキーデータとＢレジスタ１１
内のキーデータが不一致のときフリツプフロツプ
１６をリセツトさせるためである。

第１２図において、第２図の排他的ノアゲート
２１、フリツプフロツプ２２に夫々替えて判断回
路３３、カウンタ３４が夫々設けられている。而
してカウンタ３４はコード自動演奏時にテンポカ
ウンタ１８からのキヤリー出力を計数し、その計
数出力を判断回路３３に与える。一方、判断回路
３３はこの計数出力とRAM３から読出されたコ
ードデータの下位２ビツト、即ち、コード長のデ
ータとの内容を判断し、コード長の一致が検出さ
れたときにその検出出力によつてアドレスカウン
タ６を＋１し、インクリメントさせるものであ
る。

第１３図において、第３図のフローチヤートに
対し更にステツプS₂₁、S₂₂、S₂₃、S₂₄、S₂₅、S₂₆、
S₂₇、S₂₈の各処理が追加されている。

即ち、RAM３へコードデータの書込み操作が
開始されると、アドレスカウンタ６、フリツプフ
ロツプ１６と共にカウンタ３１もリセツトされ
る。そしてコード長が1/2小節のコードを入力す
るときにはその鍵操作は１回しか行わないからス
テツプS₃〜S₈の各処理後、次の異なるコードの鍵
操作がなされると、更にステツプS₃〜S₆、S₉の各
処理後、ステツプS₁₀においてＡレジスタ１０と
Ｂレジスタ１１の各キーデータの不一致が検出さ
れ、このためステツプS₂₂に進行してアダー１４
にてＡレジスタ１０内のキーデータにカウンタ３
１の計数出力、この場合は０が加算され、即ち、
キーデータと同一の下位２ビツトのコード長を示
すデータが1/2小節を表わす「00」のコードデー
タが得られ、RAM３に書込まれる（ステツプ
S₂₃）。次にＢレジスタ１１内のキーデータがＡレ
ジスタ１０に転送され、カウンタ３１、フリツプ
フロツプ１６が共にリセツトされる（ステツプ
S₂₄、S₂₅、S₂₆）。そしてステツプS₁₄によりアド
レスカウンタ６が＋１され、次のコードの入力に
備えられる。

コード長が１小節のコードが入力されるときに
は同一鍵操作が２回連続して行われる。したがつ
てこの場合にはステツプS₃〜S₈、S₃〜S₆、S₉の各
処理後、ステツプS₁₀の処理にてＡレジスタ１０、
Ｂレジスタ１１の各キーデータの一致が一致回路
１３にて検出され、その一致出力にてカウンタ３
１が＋１され、「１」となる（ステツプS₂₇）。次
にステツプS₂₈の処理により判断部１２にてカウ
ンタ３１の計数値ｎが３か否かが判断され、ステ
ツプS₃にもどる。

次に他のコードの入力操作が行われるから、そ
の鍵操作後はステツプS₃〜S₆、S₉、S₁₀、S₂₂〜
S₂₆、S₁₄の各処理が実行され、RAM３にコード
長が１小節のコードデータが書込まれる。而して
このコードデータの下位２ビツトは１小節のコー
ド長を表わす「01」となつている。

コード長が１ 1/2小節（１小節半）のコードが
入力されるときには同一鍵操作が３回連続して行
われる。この場合にはステツプS₃〜S₈、S₃〜S₆、
S₉、S₁₀、S₂₇、S₂₈、S₃〜S₆、S₉、S₁₀、S₂₇、S₂₈
の各処理によりカウンタ３１の計数値ｎは「２」
となる。そして更に他のコードの鍵操作がなされ
るとステツプS₃〜S₆、S₉、S₁₀、S₂₂〜S₂₆、S₁₄の
各処理によりRAM３にはコード長が１小節半の
コードデータが書込まれる。而してこのコードデ
ータの下位２ビツトは１小節半のコード長を示す
「10」となつている。

コード長が２小節のコードが入力されるときに
は同一鍵操作が４回連続して行われる。したがつ
てステツプS₃〜S₈、S₃〜S₆、S₉、S₁₀、S₂₇、S₂₈、
S₃〜S₆、S₉、S₁₀、S₂₇、S₂₈、S₃〜S₆、S₉、S₁₀、
S₂₇の各処理により４回目の鍵操作によつてカウ
ンタ３１の計数値ｎが「３」となる。したがつて
次のステツプS₂₈の処理では上記計数値ｎが「３」
であることが判断され、ステツプS₂₂に進行して
その処理後、ステツプS₂₃〜S₂₆、S₁₄の各処理が
実行される。この結果、RAM３にはコード長が
２小節のコードデータが記憶される。而してこの
コードデータの下位２ビツトは２小節のコード表
を示す「11」となつている。

次に上述のようにしてRAM３へプリセツトさ
れたコードデータを読出し、コードの自動演奏を
行う場合の動作を第１２図を参照して説明する。

RAM３から1/2小節のコード長のコードデー
タが読出されたときには、下位２ビツトのデータ
「00」が判断回路３３に与えられる。そして1/2小
節の時間が経過したときテンポカウンタ１８から
キヤリー出力があるとアンドゲート２３に与えら
れる。

しかして、その時点で、カウンタ３４の出力は
「０、０」であるため、判断回路３３からは、
“１”出力がアンドゲート２３に供給されており、
その結果、アドレスカウンタ６が＋１されて次の
アドレスを指定する。またこの場合、アンドゲー
ト２３の出力によつてカウンタ３４はリセツトさ
れるため、「０、０」の状態を保持することにな
る。

RAM３から１小節、１小節半、２小節の各コ
ードデータが読出された場合、判断回路３３には
夫々、上記コードデータの下位２ビツトのデータ
「01」、「10」、「11」が夫々与えられており、そし
て判断回路３３はカウンタ３４の計数値が夫々、
「１」、「２」、「３」になつたとき、夫々、１小節、
１小節半、２小節の各コード長を判断し、その判
断出力を上述の如くアンドゲート２３に供給す
る。以上のようにしてコードの自動演奏が第１実
施例の場合と同様にして実行される。

なお、上記の各実施例では入力できるコード長
を最大２小節としたが、勿論、それより長いコー
ド長を入力できるようにしてもよい。また上記の
各実施例では1/2小節を単位としてコード長の入
力を行つたが、これは１小節単位であつてもよ
く、あるいは1/2小節、１小節の相方の単位を切
替え選択できるようにしてコード長を入力できる
ようにしてもよい。

更に、上記実施例では鍵盤操作でコードデータ
を入力するようにしたが、コードの根音と種類を
夫々指定する複数の押釦を有する電子楽器にも同
様に本発明を適用することが出来る。また、コー
ドの根音及び種類を指定する鍵盤操作と共に、所
定スイツチの操作でコード長を入力するようにし
ても良い。即ち、その場合は、上記所定スイツチ
の１回の操作で1/2小節、２回の操作で１小節等
を指定するようにしても良い。

この発明は以上説明したように、コードの根音
およびその種類を入力指示するコード入力指示手
段の連続入力回数に応じてコード長をも同時に入
力し、メモリにコードデータを書込めるように
し、そしてメモリに書込まれた一連のコードデー
タを順次コード長に対応するタイミングで読み出
してコードの自然演奏を行えるようにした電子楽
器を提供したから、簡単な操作でコードの根音、
種類及び時間長を指定出来、操作性に優れ、しか
も、メモリの使用効果が高まるという利点があ
る。

【図面の簡単な説明】

第１図ないし第１０図はこの発明の第１実施例
を示し、第１図は回路構成図、第２図は自動伴奏
制御部７の詳細回路図、第３図はコードの書込み
操作時の動作を説明するフローチヤート、第４
図、第５図、第６図は夫々、コードの根音、種
類、コード長をコード化した内容を夫々示す図、
第７図はコードＣ＃ ₇のデータ構成を示す図、第
８図は楽譜を示す図、第９図は第８図の楽譜のコ
ード進行を記憶したRAM３の内容を示す図、第
１０図はRAM３からコードデータを読出しコー
ド自動演奏を行うときの動作を説明するタイムチ
ヤート、第１１図ないし第１３図は第２実施例を
示し、第１１図は回路構成図、第１２図は自動伴
奏制御部７の詳細回路図、第１３図はコードの書
込み操作時の動作を説明するフローチヤートであ
る。１……鍵盤部、２……スイツチ部、３……
RAM、４……CPU、５……楽音作成部、６……
アドレスカウンタ、７……自動伴奏制御部、９，
１０，１１……レジスタ、１２……判断部、１３
……一致回路、１４……アダー、１６……フリツ
プフロツプ、１８……テンポカウンタ、３１……
カウンタ。

Claims

【特許請求の範囲】１コードの根音およびその種類を入力指示する
コード入力指示手段と、このコード入力指示手段による同一コードの連
続入力回数を計数する計数手段と、上記コード入力指示手段により入力されたコー
ドの根音およびその種類と上記計数手段の計数出
力に基くコード長とをコードデータとして入力し
記憶する記憶手段と、この記憶手段から一連のコードデータを上記コ
ード長に対応するタイミングで読出してその楽音
を作成しコードの自動演奏を行う楽音作成手段
と、から成る電子楽器。