JPH03143018A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03143018A JPH03143018A JP1281052A JP28105289A JPH03143018A JP H03143018 A JPH03143018 A JP H03143018A JP 1281052 A JP1281052 A JP 1281052A JP 28105289 A JP28105289 A JP 28105289A JP H03143018 A JPH03143018 A JP H03143018A
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- JP
- Japan
- Prior art keywords
- logic
- input
- signal
- output
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- Prior art date
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に係り、特に外部出力バッ
ファに関する。
ファに関する。
従来の半導体集積回路装置上に実現された外部出力バッ
ファは、論理入力線に供給された論理信号のみにより出
力信号の論理状態が確定する機能を有していた。
ファは、論理入力線に供給された論理信号のみにより出
力信号の論理状態が確定する機能を有していた。
前述した従来の半導体集積回路装置では、選別工程、及
び評価時に外部出力バッファの出力電流、出力電圧など
の測定を行なう場合、外部人力バッファより、論理検証
パターンを入力し、外部出力バッファの論理入力信号線
に論理信号を供給することにより、その出力信号の論理
状態確定する必要がある。
び評価時に外部出力バッファの出力電流、出力電圧など
の測定を行なう場合、外部人力バッファより、論理検証
パターンを入力し、外部出力バッファの論理入力信号線
に論理信号を供給することにより、その出力信号の論理
状態確定する必要がある。
この場合、ＬＳＩの論理構成上、多くの論理穴カバター
ンを必要としたり、論理穴カバターンの同一箇所で、複
数の外部出力バッファを測定するのが困難になるという
欠点がある。この時、選別工程、及び評価時の測定時間
が著しく長くなる。
ンを必要としたり、論理穴カバターンの同一箇所で、複
数の外部出力バッファを測定するのが困難になるという
欠点がある。この時、選別工程、及び評価時の測定時間
が著しく長くなる。
また全外部出力バッファの測定を可能にする為の論理穴
カバターン設計、及びＬＳＩテスタの測定プログラム作
成に手間がかかるという欠点もある。
カバターン設計、及びＬＳＩテスタの測定プログラム作
成に手間がかかるという欠点もある。
本発明の目的は、前記欠点が解決され、選別工程や評価
時のｆｆ１ｌｌ定時間が短縮されるようにした半導体集
積回路装置を提供することにある。
時のｆｆ１ｌｌ定時間が短縮されるようにした半導体集
積回路装置を提供することにある。
本発明の半導体集積回路装置の構成は、論理入力信号線
に供給された論理信号以外の外部入力信号により、強制
的に出力信号の論理状態を確定する制御手段を設けたこ
とを特徴とする。
に供給された論理信号以外の外部入力信号により、強制
的に出力信号の論理状態を確定する制御手段を設けたこ
とを特徴とする。
第１図は本発明の一実施例の半導体集積回路装置の回路
図である。
図である。
第１図において、本実施例の半導体集積回路装置は、テ
スト入力２，３と、論理入力信号線ｌと、トランスファ
ゲート４，５と、インバータ６と、入力信号線７と、Ｐ
チャネル、ＮチャネルＭＯＳトランジスタ８，９と、出
力段のＰチャネル、ＮチャネルＭＯ３）ランジスタ１０
．１１と、出力信号線１２とを含む外部出力バッファ１
５を備えている。本実施例では、外部出力バッファの論
理入力信号線ｌ上に、トランジスタ８，９への入力信号
を切り変える回路が挿入されている。
スト入力２，３と、論理入力信号線ｌと、トランスファ
ゲート４，５と、インバータ６と、入力信号線７と、Ｐ
チャネル、ＮチャネルＭＯＳトランジスタ８，９と、出
力段のＰチャネル、ＮチャネルＭＯ３）ランジスタ１０
．１１と、出力信号線１２とを含む外部出力バッファ１
５を備えている。本実施例では、外部出力バッファの論
理入力信号線ｌ上に、トランジスタ８，９への入力信号
を切り変える回路が挿入されている。
今、ＬＳＩの外部出力バッファの出力電流及び出力電圧
を測定する場合、テスト人力３には高（Ｈｉ ｇ ｈ）
レベルカ供給され、トランスファーゲート４は閉じ、ト
ランスファーゲート５は開く為、テスト人力２がトラン
ジスタ８，９の入力信号線７に接続され、このテスト人
力２に外部入力バッファより直接、測定に必要となる論
理状態の信号を入力するとにより、この外部出力バッフ
ァの出力信号の論理状態を固定できる。
を測定する場合、テスト人力３には高（Ｈｉ ｇ ｈ）
レベルカ供給され、トランスファーゲート４は閉じ、ト
ランスファーゲート５は開く為、テスト人力２がトラン
ジスタ８，９の入力信号線７に接続され、このテスト人
力２に外部入力バッファより直接、測定に必要となる論
理状態の信号を入力するとにより、この外部出力バッフ
ァの出力信号の論理状態を固定できる。
また、通常の動作を行なう場合、テスト人力３には低（
Ｌｏｗ） レベルの論理信号が供給され、トランスフア
ーゲー）４￥［３Ｆ］キ、 ）ランスファーケート５
が閉じる為に、論理入力信号線ｌがトランジスタ８，９
の論理入力線７に接続される為に、この外部出力バッフ
ァの出力信号は、これにより制御される。
Ｌｏｗ） レベルの論理信号が供給され、トランスフア
ーゲー）４￥［３Ｆ］キ、 ）ランスファーケート５
が閉じる為に、論理入力信号線ｌがトランジスタ８，９
の論理入力線７に接続される為に、この外部出力バッフ
ァの出力信号は、これにより制御される。
第２図は本発明の他の実施例の半導体集積回路装置を示
す回路図である。
す回路図である。
第２図において、本実施例は、論理入力信号線２８と、
テスト人力２７と、ＰチャネルＭｏＳトランジスタ１６
．ＮチャネルＭＯＳトランジスタ１７．２０の直列体と
、ＰチャネルＭＯ８！−ランシスタ１８．ＮチャネルＭ
ＯＳトランジスタ１９の直列体と、トランスファーゲー
ト２２と、インバータ２１と、接地（ＧＮＤ）線２５，
２６と、電源２３．２４とを備えた外部出力バッファ３
１を含む。
テスト人力２７と、ＰチャネルＭｏＳトランジスタ１６
．ＮチャネルＭＯＳトランジスタ１７．２０の直列体と
、ＰチャネルＭＯ８！−ランシスタ１８．ＮチャネルＭ
ＯＳトランジスタ１９の直列体と、トランスファーゲー
ト２２と、インバータ２１と、接地（ＧＮＤ）線２５，
２６と、電源２３．２４とを備えた外部出力バッファ３
１を含む。
本実施例の外部出力バッファ３１は、終段トランジスタ
１８の電［２４と前段のトランジスタ１６の電源１２と
が互いに独立している。また、終段トランジスタ１８の
入力信号線３０に、前段のＮチャネルトランジスタ１７
とＮチャネルトランジスタ２０とが押入されている。今
、前記実施例と同じように、ＬＳＩの外部出力バッファ
の出力電流及び出力電圧を測定する場合、トランジスタ
１６の電源２３には、ＧＮＤ線２５．２６と同じ低（Ｌ
ｏ ｗ）レベルの電位が供給される。また、終段トラ
ンジスタ１８の電源２４．及びテスト人力２７には、同
じ高（Ｈｉｇｈ）レベルの電位が供給されている。この
・時、トランスフーゲート２２は閉じ、電源２４は信号
線３０から切り離され、終段トランジスタ１８．１９の
入力信号線３０は、強制的にＬｏｗレベルの電位が供給
される為、終段トランジスタ１８．１９の出力信号線２
９には、Ｈｉ ｇ ｈレベルの論理信号が出力される。
１８の電［２４と前段のトランジスタ１６の電源１２と
が互いに独立している。また、終段トランジスタ１８の
入力信号線３０に、前段のＮチャネルトランジスタ１７
とＮチャネルトランジスタ２０とが押入されている。今
、前記実施例と同じように、ＬＳＩの外部出力バッファ
の出力電流及び出力電圧を測定する場合、トランジスタ
１６の電源２３には、ＧＮＤ線２５．２６と同じ低（Ｌ
ｏ ｗ）レベルの電位が供給される。また、終段トラ
ンジスタ１８の電源２４．及びテスト人力２７には、同
じ高（Ｈｉｇｈ）レベルの電位が供給されている。この
・時、トランスフーゲート２２は閉じ、電源２４は信号
線３０から切り離され、終段トランジスタ１８．１９の
入力信号線３０は、強制的にＬｏｗレベルの電位が供給
される為、終段トランジスタ１８．１９の出力信号線２
９には、Ｈｉ ｇ ｈレベルの論理信号が出力される。
また、電源２３．２４に同じＨｉｇｈレベルノ電位を（
、！（給し、テスト人力２７にはＬｏｗレベルのｆ８号
を供給した場合、Ｎチャネルトランジスタ２０はＯＦＦ
状態、トランスファーゲート２２はすＦＪ ＜為に、終
段トランジスタ１８．１９の入力信号線３０は、電源２
４が接続されてＨｉｇｈレベルが供給される。これによ
り、終段トランジスタ１８．１９の出力信号線２９には
、Ｌｏｗレベルの論理信号が出力される。
、！（給し、テスト人力２７にはＬｏｗレベルのｆ８号
を供給した場合、Ｎチャネルトランジスタ２０はＯＦＦ
状態、トランスファーゲート２２はすＦＪ ＜為に、終
段トランジスタ１８．１９の入力信号線３０は、電源２
４が接続されてＨｉｇｈレベルが供給される。これによ
り、終段トランジスタ１８．１９の出力信号線２９には
、Ｌｏｗレベルの論理信号が出力される。
通常動作で使用する場合、電源２３，２４．及びテスト
人力２７にはＨｉ ｇｈレベルの電位が供給され、Ｎチ
ャネルトランジスタ２０は常時ＯＮ、トランスファーゲ
ート１６は閉じ、電源２４は信号線３０から切り離され
る為、論理入力信号線２８に供給された論理信号がその
また増幅され、出力信号線２９に現われる。
人力２７にはＨｉ ｇｈレベルの電位が供給され、Ｎチ
ャネルトランジスタ２０は常時ＯＮ、トランスファーゲ
ート１６は閉じ、電源２４は信号線３０から切り離され
る為、論理入力信号線２８に供給された論理信号がその
また増幅され、出力信号線２９に現われる。
以上説明したように、本発明は、論理入力信号線にυ（
給された信号に関係なく、その出力信号の論理状態を確
定でき、すべての外部出力バッファの出力信号を同じ論
理状態に設定することができる為、ＬＳＩの選別工程や
評価時に、その出力電圧、出力電流を同時に測定するこ
とができ、測定時間の短縮や論理穴カバターン設計、Ｌ
ＳＩテスタの測定プログラム作成等の手間が低減できる
効果がある。
給された信号に関係なく、その出力信号の論理状態を確
定でき、すべての外部出力バッファの出力信号を同じ論
理状態に設定することができる為、ＬＳＩの選別工程や
評価時に、その出力電圧、出力電流を同時に測定するこ
とができ、測定時間の短縮や論理穴カバターン設計、Ｌ
ＳＩテスタの測定プログラム作成等の手間が低減できる
効果がある。
第１図は本発明の一実施例の半導体集積回路装置を示す
回路図、第２図は本発明の他の実施例を示す回路図であ
る。 １．２８・・・・・・論理入力信号線、２，３．２７・
・・・・・テスト入力、４，５．２２・・・・・・トラ
ンスファーゲート、６．２１・・・・・・インバータ、
７．３０・・・・・・入力信号線、８，１６・・・・・
・トランジスタ（Ｐチャネル）、９，１７．２０・・・
・・・トランジスタ（Ｎチャネル）、１０．１８・・・
・・・終段トランジスタ（Ｐチャネル）、１１．１９・
・・・・終段トランジスタ（Ｎチャネル）、１２．２９
・・・・出力信号線、１３，２５．２６ＧＮＤ線、１４
．２３．２４・・・・・・電源、１５．３１・・・・・
・外部出力バッファ。
回路図、第２図は本発明の他の実施例を示す回路図であ
る。 １．２８・・・・・・論理入力信号線、２，３．２７・
・・・・・テスト入力、４，５．２２・・・・・・トラ
ンスファーゲート、６．２１・・・・・・インバータ、
７．３０・・・・・・入力信号線、８，１６・・・・・
・トランジスタ（Ｐチャネル）、９，１７．２０・・・
・・・トランジスタ（Ｎチャネル）、１０．１８・・・
・・・終段トランジスタ（Ｐチャネル）、１１．１９・
・・・・終段トランジスタ（Ｎチャネル）、１２．２９
・・・・出力信号線、１３，２５．２６ＧＮＤ線、１４
．２３．２４・・・・・・電源、１５．３１・・・・・
・外部出力バッファ。
Claims (1)
- 論理入力信号線に供給された論理信号以外の外部入力
信号により、強制的に出力信号の論理状態を確定する制
御手段を設けたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281052A JPH03143018A (ja) | 1989-10-27 | 1989-10-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281052A JPH03143018A (ja) | 1989-10-27 | 1989-10-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03143018A true JPH03143018A (ja) | 1991-06-18 |
Family
ID=17633638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281052A Pending JPH03143018A (ja) | 1989-10-27 | 1989-10-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03143018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401526B1 (ko) * | 1996-04-04 | 2003-12-11 | 주식회사 하이닉스반도체 | 핫캐리어효과를방지할수있는로직회로 |
-
1989
- 1989-10-27 JP JP1281052A patent/JPH03143018A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401526B1 (ko) * | 1996-04-04 | 2003-12-11 | 주식회사 하이닉스반도체 | 핫캐리어효과를방지할수있는로직회로 |
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