JPH03145274A - ディスクリートコサイン変換装置 - Google Patents
ディスクリートコサイン変換装置Info
- Publication number
- JPH03145274A JPH03145274A JP1281680A JP28168089A JPH03145274A JP H03145274 A JPH03145274 A JP H03145274A JP 1281680 A JP1281680 A JP 1281680A JP 28168089 A JP28168089 A JP 28168089A JP H03145274 A JPH03145274 A JP H03145274A
- Authority
- JP
- Japan
- Prior art keywords
- output
- adder
- stage
- shifter
- cos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Complex Calculations (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、画像データの圧縮処理に用いられるディスク
リートコサイン変換装置に関する。
リートコサイン変換装置に関する。
［従来の技術］
最近、テレビ電話などの分野では、ディスクリートコサ
イン変換（以下、ＤＣＴ変換と略称する。）を利用した
画像データの圧縮処理が注目されている。
イン変換（以下、ＤＣＴ変換と略称する。）を利用した
画像データの圧縮処理が注目されている。
ここで、ＤＣＴ変換は、直交変換の−っであり、カール
ネン・レーベル変換と並んでエネルギーの集中度の最も
高い変換法といわれるものである。
ネン・レーベル変換と並んでエネルギーの集中度の最も
高い変換法といわれるものである。
いま、信号ｆ （ｊ）（ｊ−０，１、−・・、Ｎ−１）
の−次元のＤＣＴ変換による結果Ｆ （ｕ） （ｕ
−０，１、・・・、Ｎ−１）は次式で定義される。
の−次元のＤＣＴ変換による結果Ｆ （ｕ） （ｕ
−０，１、・・・、Ｎ−１）は次式で定義される。
Ｆ （ｕ） −２Ｃ（ｕ） ／Ｎ−Σｆ （ｊ）ｃｏｓ
［（２ｊ＋１） ｕπ／２Ｎ］ｊ＊ｄ Ｕ鵬０．１、・・・、Ｎ−ま ただし、 ｕ−Ｑのとき Ｃ（Ｌ＋）−１／％／”丁Ｕ≠０のと
き Ｃ（ｕ） −１ また、逆ＤＣＴ変換は、 Ｆ （Ｄ −＝−ΣＣ（ｕ） ｆ （ｕ） ｃｏｓ
［（２ｊ＋１） ｏπ／２Ｎ］ｊ＝０、１、 ・・・
Ｎ−１ で定義される。
［（２ｊ＋１） ｕπ／２Ｎ］ｊ＊ｄ Ｕ鵬０．１、・・・、Ｎ−ま ただし、 ｕ−Ｑのとき Ｃ（Ｌ＋）−１／％／”丁Ｕ≠０のと
き Ｃ（ｕ） −１ また、逆ＤＣＴ変換は、 Ｆ （Ｄ −＝−ΣＣ（ｕ） ｆ （ｕ） ｃｏｓ
［（２ｊ＋１） ｏπ／２Ｎ］ｊ＝０、１、 ・・・
Ｎ−１ で定義される。
つまり、ＤＣＴ変換は、ある波形を周波数成分に分解し
て、人力サンプル数と同し数だｌナコサイン波で表現す
るものである。そして、それぞれの波形は、 Ｆ （０） ：直流 Ｆ （１）：ｃｏｓ ［（２ｊ＋１） π／２Ｎ１Ｆ
（２）：ｃｏｓ ［（２ｊ＋１）２π／２Ｎ］で表
現される。
て、人力サンプル数と同し数だｌナコサイン波で表現す
るものである。そして、それぞれの波形は、 Ｆ （０） ：直流 Ｆ （１）：ｃｏｓ ［（２ｊ＋１） π／２Ｎ１Ｆ
（２）：ｃｏｓ ［（２ｊ＋１）２π／２Ｎ］で表
現される。
このようなりＣＴ変換を画像に対して施すことににより
、エネルギー集中が得られることから、エネルギーの多
い成分のみを符号化することが可能となり、これにより
両像データの圧縮を行うようにしている。
、エネルギー集中が得られることから、エネルギーの多
い成分のみを符号化することが可能となり、これにより
両像データの圧縮を行うようにしている。
ところで、このようなりＣＴ変換を定義式のままで：１
°算しようとすると＝１算量が膨大になるため、汎用の
マイクロプロセッサ−では、処理に多大の時間かかかっ
てしまい現実的でない。
°算しようとすると＝１算量が膨大になるため、汎用の
マイクロプロセッサ−では、処理に多大の時間かかかっ
てしまい現実的でない。
そこで、ＤＣＴ変換を効率良く実行するため、参考文献
１ビＥＥ １’ＲＡＮＳＡＣＴＩＯＮ ＯＮ ＣＯＭＭ
ＵＮＩＣＡＴＩＯＮＳ、ＶＯＬ、 Ｃ０Ｍ−２５，ＮＯ
，ＬＩ ＮＯＶＥＭＢＥＲ１９７７（Ａｄａｐｔｉｖｅ
Ｃｏｄｉｎｇ ｏｒＭｏｎｏｃｈｒｏｍｅ ａｎｄ Ｃ
ｏ１ｏｒ １ｍａｇｃ。
１ビＥＥ １’ＲＡＮＳＡＣＴＩＯＮ ＯＮ ＣＯＭＭ
ＵＮＩＣＡＴＩＯＮＳ、ＶＯＬ、 Ｃ０Ｍ−２５，ＮＯ
，ＬＩ ＮＯＶＥＭＢＥＲ１９７７（Ａｄａｐｔｉｖｅ
Ｃｏｄｉｎｇ ｏｒＭｏｎｏｃｈｒｏｍｅ ａｎｄ Ｃ
ｏ１ｏｒ １ｍａｇｃ。
ＷＥＮ−Ｈ３ＩＵＮＧ ＣＨＥＮ、Ｃ，ＨＡＲ１？ｌ５
ＯＮ ＳＭＩＴ）Ｉ）に開示されているＤＣＴフローが
考えられている。第１８図＜ａ）は、ＤＣＴフローグラ
フの一例を示すもので、ここでは■〜■のステージから
なる８次ＤＣＴフローグラフを示している。そして、こ
のようなフローグラフを用いて各ステージＩ〜■毎に、
いわゆるバタフライ演算を行うようになるが、ＤＣＴ変
換の場合は友から右方向に、逆ＤＣＴ変換の場合は右か
ら左方向に実行するようになる。この場合、同図（ｂ）
に示すようなデータａ、ｂのバタフライ演算では、ｘ−
ａ＋ｂ。
ＯＮ ＳＭＩＴ）Ｉ）に開示されているＤＣＴフローが
考えられている。第１８図＜ａ）は、ＤＣＴフローグラ
フの一例を示すもので、ここでは■〜■のステージから
なる８次ＤＣＴフローグラフを示している。そして、こ
のようなフローグラフを用いて各ステージＩ〜■毎に、
いわゆるバタフライ演算を行うようになるが、ＤＣＴ変
換の場合は友から右方向に、逆ＤＣＴ変換の場合は右か
ら左方向に実行するようになる。この場合、同図（ｂ）
に示すようなデータａ、ｂのバタフライ演算では、ｘ−
ａ＋ｂ。
ｙ＝ａ−ｂの加減算か実行され、同図（ｃ）に示すよう
なデータａ、ｂのバタフライ演算ては、Ｘ−■ａ 十＠
ｂ ｓ ｙ ＝ ＠ ａ−■ｂの乗算と加減算が実行
される。ここで、■−ｃｏｓ Ｎ／１６π、＠ ＝ ｃ
ｏｓ Ｍ／ＩＧπである。
なデータａ、ｂのバタフライ演算ては、Ｘ−■ａ 十＠
ｂ ｓ ｙ ＝ ＠ ａ−■ｂの乗算と加減算が実行
される。ここで、■−ｃｏｓ Ｎ／１６π、＠ ＝ ｃ
ｏｓ Ｍ／ＩＧπである。
しかして、従来、このようなフローグラフを利用してＤ
ＣＴ変換または逆ＤＣＴ変換を実行するものとして、第
１９図に示すようにメモリＭに対してレジスタＲＩＳＲ
２、シフタＳＦおよび加減算器ＡＬＵからなる清算部を
設け、メモリＭより読み出されるデータに対してレジス
タＲ１、Ｒ２、シフタＳＦおよび加減算器ＡＬＵにより
ＤＣＴ演算を行うようにしたものがある。
ＣＴ変換または逆ＤＣＴ変換を実行するものとして、第
１９図に示すようにメモリＭに対してレジスタＲＩＳＲ
２、シフタＳＦおよび加減算器ＡＬＵからなる清算部を
設け、メモリＭより読み出されるデータに対してレジス
タＲ１、Ｒ２、シフタＳＦおよび加減算器ＡＬＵにより
ＤＣＴ演算を行うようにしたものがある。
［発明が解決しようとする課題］
ところが、このものは、ＤＣＴ演算の処理時間がメモリ
Ｍのアクセス０，１７問および加減算器ＡＬＵの演算処
理■、１間で左右されるため、高速処理を行うには、並
列処理が必要となるが、このような並列処理によると回
路規模が大掛かりなものとなり、価格的にも高価なもの
になる欠点があった。
Ｍのアクセス０，１７問および加減算器ＡＬＵの演算処
理■、１間で左右されるため、高速処理を行うには、並
列処理が必要となるが、このような並列処理によると回
路規模が大掛かりなものとなり、価格的にも高価なもの
になる欠点があった。
本発明は上記事情に鑑みてなされたもので、回路規模を
小さくでき、しかも高速処理が可能なディスクリートコ
サイン食換装置を提供することを目的とする。
小さくでき、しかも高速処理が可能なディスクリートコ
サイン食換装置を提供することを目的とする。
［課題を解決するための手段］
本発明は、ステージＩ〜ステージＩＶからなるフローグ
ラフに姑づいてディスクリートコサイン変換処理を実行
するもので、各ステージをシリアル処理するような構成
になっている。
ラフに姑づいてディスクリートコサイン変換処理を実行
するもので、各ステージをシリアル処理するような構成
になっている。
［作用］
この結果、人力データが与えられると、各ステージで順
次シリアル処理され、所望する出力データが得られるよ
うになり、処理速度の速いＤＣＴ演算が実現できる。
次シリアル処理され、所望する出力データが得られるよ
うになり、処理速度の速いＤＣＴ演算が実現できる。
［実施例コ
以下、本発明の一実施例を図面にしたがい説明する。
第１図は、第１８園で述べた８次ＤＣＴフローグラフに
基づくバタフライ演算を実行するための回路構成を示す
ものである。
基づくバタフライ演算を実行するための回路構成を示す
ものである。
図において、１はステージＩの演算部、２はステージＨ
の演算部、３はステージ■の演算部、４はステージ■の
演算部で、これらステージＩ〜■の演算部Ｉ〜４はそれ
ぞれスイッチ５〜９を介して直列に接続するようにして
いる。この場合、ＤＣＴ廣算処理では、図示のように演
算部Ｉ〜４の順で直列接続され、また、逆ＤＣＴ演算の
処理では、スイッチ５〜９の切換え動作により演算部４
〜１の順で直列接続されるようになっている。
の演算部、３はステージ■の演算部、４はステージ■の
演算部で、これらステージＩ〜■の演算部Ｉ〜４はそれ
ぞれスイッチ５〜９を介して直列に接続するようにして
いる。この場合、ＤＣＴ廣算処理では、図示のように演
算部Ｉ〜４の順で直列接続され、また、逆ＤＣＴ演算の
処理では、スイッチ５〜９の切換え動作により演算部４
〜１の順で直列接続されるようになっている。
そして、入力端子１０に与えられる人力データに対する
ＤＣＴまたは逆ＤＣＴｌ寅算結果は出力端子１１より出
力されるようになる。この場合、人力データは、シリア
ル８系統よりなっている。
ＤＣＴまたは逆ＤＣＴｌ寅算結果は出力端子１１より出
力されるようになる。この場合、人力データは、シリア
ル８系統よりなっている。
次に、第２図は、ステージＩの演算部１の回路構成を示
すものである。この演算部１はシリアル演算を実行する
もので、加算器１ａ、ｌｂ、ｌｃ、１ｄと減算器１ ｅ
、１ ｆ、Ｉｇ、ｌｈからなっている。
すものである。この演算部１はシリアル演算を実行する
もので、加算器１ａ、ｌｂ、ｌｃ、１ｄと減算器１ ｅ
、１ ｆ、Ｉｇ、ｌｈからなっている。
次に、第３図は、ステージ■の演算部２の回路構成を示
すものである。この演算部２もシリアル演算を実行する
もので、シフタ２ａ〜２ｆとのｃｏｓ ４／１０π漬算
器２ ｇ ％ ２ ｈからなっている。ここで、シフタ
２ａ〜２ｆは、それぞれ１０個のフリップフロップを直
列接続したもので、人力されたデータを所定０．１１間
遅延して出力するようにしている。また、ｃｏｓ ４／
１８π演算器２ｇは、ｃｏｓ Ｎ／１６πのＮ−４の場
合の近似式１８１−（１Ｂ−１）Ｘ（２＋Ｉ） Ｘ ４
＋１の演算を実現したもので、加算器２ ｇ ｌ こ
の加算器２ ｇ ｌの出力をシフトする４個のフリップ
フロップからなるシフタ２ｇ２、このシフタ２ｇ２の出
力より加算器２ｇｌからの出力を減算する減算器２ｇ３
、この減算器２ｇ３の出力をシフトする１個のフリップ
フロップからなるシフタ２ｇ４、このシフタ２ｇ４の出
力と上記減算器２ｇ３の出力を加算する加算器２ｇ５、
この加算器２ｇ５の出力と上記加算器２ｇｌの出力を加
算する加算器２ｇＢからなっている。また、ｃｏｓ ４
／１６π演算器２ｈもｃｏｓ Ｎ／ｌａπのＮ−４の場
合の近似式１８１−（１８−１） Ｘ （２＋１） Ｘ
４＋１の演算を実現したもので、減算器２ｈｌ こ
の減算器２ｈｌの出力をシフトする４個のフリップフロ
ップからなるシフタ２ｈ２、このシフタ２ｈ２の出力よ
り減算器２ｈｌの出力を減算する減算器２ｈ３、この減
算器２ｈ３の出力をシフトする１個のフリップフロップ
からなるシフタ２ｈ４ このシフタ２ｈ４の出力と減算
器２ｈ３の出力を加算する加算器２ｈ５ この加算器
２ｈ５の出力と減算器２ｈ１の出力を加算する加算器２
ｈ６からなっている。
すものである。この演算部２もシリアル演算を実行する
もので、シフタ２ａ〜２ｆとのｃｏｓ ４／１０π漬算
器２ ｇ ％ ２ ｈからなっている。ここで、シフタ
２ａ〜２ｆは、それぞれ１０個のフリップフロップを直
列接続したもので、人力されたデータを所定０．１１間
遅延して出力するようにしている。また、ｃｏｓ ４／
１８π演算器２ｇは、ｃｏｓ Ｎ／１６πのＮ−４の場
合の近似式１８１−（１Ｂ−１）Ｘ（２＋Ｉ） Ｘ ４
＋１の演算を実現したもので、加算器２ ｇ ｌ こ
の加算器２ ｇ ｌの出力をシフトする４個のフリップ
フロップからなるシフタ２ｇ２、このシフタ２ｇ２の出
力より加算器２ｇｌからの出力を減算する減算器２ｇ３
、この減算器２ｇ３の出力をシフトする１個のフリップ
フロップからなるシフタ２ｇ４、このシフタ２ｇ４の出
力と上記減算器２ｇ３の出力を加算する加算器２ｇ５、
この加算器２ｇ５の出力と上記加算器２ｇｌの出力を加
算する加算器２ｇＢからなっている。また、ｃｏｓ ４
／１６π演算器２ｈもｃｏｓ Ｎ／ｌａπのＮ−４の場
合の近似式１８１−（１８−１） Ｘ （２＋１） Ｘ
４＋１の演算を実現したもので、減算器２ｈｌ こ
の減算器２ｈｌの出力をシフトする４個のフリップフロ
ップからなるシフタ２ｈ２、このシフタ２ｈ２の出力よ
り減算器２ｈｌの出力を減算する減算器２ｈ３、この減
算器２ｈ３の出力をシフトする１個のフリップフロップ
からなるシフタ２ｈ４ このシフタ２ｈ４の出力と減算
器２ｈ３の出力を加算する加算器２ｈ５ この加算器
２ｈ５の出力と減算器２ｈ１の出力を加算する加算器２
ｈ６からなっている。
次に、第４図は、ステージ■の演算部３の回路構成を示
すものである。この演算部３もシリアル演算を実行する
もので、加算器３ａ、３ｂ、減算器３ｃ、３ｄおよび加
算器３ ｅ ｓ ３ ｆ １減算器３ｇ、３ｈからなっ
ている。
すものである。この演算部３もシリアル演算を実行する
もので、加算器３ａ、３ｂ、減算器３ｃ、３ｄおよび加
算器３ ｅ ｓ ３ ｆ １減算器３ｇ、３ｈからなっ
ている。
次に、第５図は、ステージ■の演算部４の回路構成を示
すものである。このｉｔ＋算部４もシリアル演算を実行
するもので、ｃｏｓ ４／１８π演算器４ａ。
すものである。このｉｔ＋算部４もシリアル演算を実行
するもので、ｃｏｓ ４／１８π演算器４ａ。
４ ｂ 、 ｃｏｓ ２／１６πおよびｃｏｓ ８／ｆ
ｅπ演算器４Ｃ１４ｄ 、 ｃｏｓ ｌ／１８πおよび
ｃｏｓ ７／１６π演算器４ｅ。
ｅπ演算器４Ｃ１４ｄ 、 ｃｏｓ ｌ／１８πおよび
ｃｏｓ ７／１６π演算器４ｅ。
４ ｆ ５ｃｏｓ ３／１６πおよびｃｏｓ ５／ｌａ
π演算器４ｇ。
π演算器４ｇ。
４ｈよりなっている。
この場合、ｅｏｓ ４／１６π演算器４ａ、４ｂは、上
述したステージ■の演算部２のｃｏｓ ４／１６π演算
器２ｇ、２ｈと同様であり、ここでは添字２を４に代え
て同７０号を付することで説明は省略する。
述したステージ■の演算部２のｃｏｓ ４／１６π演算
器２ｇ、２ｈと同様であり、ここでは添字２を４に代え
て同７０号を付することで説明は省略する。
また、ｅｏｓ ２／１６πおよびｃｏｓ ｅ／ｌｅπ漬
算器４Ｃは、ｃｏｓ Ｎ／ｌＧπのＮ−２の場合の近似
式２３６．５−４Ｘ （Ｇ４−４−１）＋ｌ／２および
Ｎ−６の場合の９８−２ Ｘ（３２＋ｌＩ３＋１）の演
算を実現するもので、このうちｃｏｓ ２／ＩＧπの演
算を実現するものは、７個のフリップフロップからなる
シフタ４ｃｌ、シフタ４ｃｌの出力からシフタ４ｃｌの
第３番目のフリップフロップの出力をＩＩｌ＆算する減
算器４Ｃ２、減算器４ｃ２の出力からシフタ４ｃｌの第
２番目のフリップフロップの出力を減算する減算器４ｃ
３、減算器４ｃ３の出力と加算器３ａの出力を加算する
加算器４ｃ４からなり、また、ｃｏｓ ６／１６πの演
算を実現するものは、シフタ４ｃｌの第６番目の７リツ
プフロツプの出力とシフタ４ｃｌの第５番目のフリップ
フロップの出力を加算する加算器４ｃ５、加算器４ｃ５
の出力とシック４Ｃ１の第３番目のフリップフロップの
出力を加算する加算器４ｃＧからなっている。一方、ｃ
ｏｓ ２／ｌ［ｉπおよびｃｏｓ Ｃｉ／ｌ［ｉπ演算
器４ｄは、上述した演算器４Ｃと同様であり、ここでは
添字Ｃをｄに代えて′同符号を付することで説明は省略
する。そして、加算器４ｃ４と加算器４ｄＢの出力を加
算器４ｃ７で加算し、また、加算器４ｃ８の出力から加
算器４ｄ４の出力を減算器４ｄ７で減算するようにして
いる。
算器４Ｃは、ｃｏｓ Ｎ／ｌＧπのＮ−２の場合の近似
式２３６．５−４Ｘ （Ｇ４−４−１）＋ｌ／２および
Ｎ−６の場合の９８−２ Ｘ（３２＋ｌＩ３＋１）の演
算を実現するもので、このうちｃｏｓ ２／ＩＧπの演
算を実現するものは、７個のフリップフロップからなる
シフタ４ｃｌ、シフタ４ｃｌの出力からシフタ４ｃｌの
第３番目のフリップフロップの出力をＩＩｌ＆算する減
算器４Ｃ２、減算器４ｃ２の出力からシフタ４ｃｌの第
２番目のフリップフロップの出力を減算する減算器４ｃ
３、減算器４ｃ３の出力と加算器３ａの出力を加算する
加算器４ｃ４からなり、また、ｃｏｓ ６／１６πの演
算を実現するものは、シフタ４ｃｌの第６番目の７リツ
プフロツプの出力とシフタ４ｃｌの第５番目のフリップ
フロップの出力を加算する加算器４ｃ５、加算器４ｃ５
の出力とシック４Ｃ１の第３番目のフリップフロップの
出力を加算する加算器４ｃＧからなっている。一方、ｃ
ｏｓ ２／ｌ［ｉπおよびｃｏｓ Ｃｉ／ｌ［ｉπ演算
器４ｄは、上述した演算器４Ｃと同様であり、ここでは
添字Ｃをｄに代えて′同符号を付することで説明は省略
する。そして、加算器４ｃ４と加算器４ｄＢの出力を加
算器４ｃ７で加算し、また、加算器４ｃ８の出力から加
算器４ｄ４の出力を減算器４ｄ７で減算するようにして
いる。
−Ｊ）’、 ｃｏｓ ｌ／ｌｅπおよびｃｏｓ ７／１
６ｙｒ演算器４ｅは、ｃｏｓ Ｎ／１６πのＮ−１の場
合の近似式２５Ｇ−２８およびＮ−７の場合の５Ｏ−２
Ｘ （１６＋８＋１）の演算を実現するもので、このう
ちｃｏｓ ｌ／１６πの演算を実現するものは、７個の
フリップフロップからなるシフタ４ｅｌ シフタ４ｅ
ｌの出力からシフタ４ｅｌの第１番目のフリップフロッ
プの出力を減算する減算器４ｅ２、減算器４ｅ２の出力
からステージ■の演算部３の加算器３ｅの出力を減算す
る減算器４ｅ３からなり、ｃｏｓ ５／１６πの演算を
実現するものは、シフタ４ｅｌの第３番目と第４番口の
フリップフロップの出力を加算する加算器４ｅ４、加算
器４ｅ４の出力とシック４ｅｌの第１番目のフリップフ
ロップの出力を加算する加算器４ｅ５からなっている。
６ｙｒ演算器４ｅは、ｃｏｓ Ｎ／１６πのＮ−１の場
合の近似式２５Ｇ−２８およびＮ−７の場合の５Ｏ−２
Ｘ （１６＋８＋１）の演算を実現するもので、このう
ちｃｏｓ ｌ／１６πの演算を実現するものは、７個の
フリップフロップからなるシフタ４ｅｌ シフタ４ｅ
ｌの出力からシフタ４ｅｌの第１番目のフリップフロッ
プの出力を減算する減算器４ｅ２、減算器４ｅ２の出力
からステージ■の演算部３の加算器３ｅの出力を減算す
る減算器４ｅ３からなり、ｃｏｓ ５／１６πの演算を
実現するものは、シフタ４ｅｌの第３番目と第４番口の
フリップフロップの出力を加算する加算器４ｅ４、加算
器４ｅ４の出力とシック４ｅｌの第１番目のフリップフ
ロップの出力を加算する加算器４ｅ５からなっている。
また、ｃｏｓ ｌ／１６πおよびｅｏｓ ７／１６π膚
算器４ｆは、上述した演算器４ｅと同様であり、ここで
は添字ｅをｆに代えて同符号を付することで説明は省略
する。そして、減算器４ｅ３と加算器４ｆ５の出力を加
算器４ｅｌｉで加算し、この加算器４ｅ８の出力をシフ
タ４ｅ７を介して発生する。また、加算器４ｅ５の出力
から減算器４ｆ３の出力を減算器４ｆ６で減算し、シフ
タ４ｆ７を介して発生するようにしている。
算器４ｆは、上述した演算器４ｅと同様であり、ここで
は添字ｅをｆに代えて同符号を付することで説明は省略
する。そして、減算器４ｅ３と加算器４ｆ５の出力を加
算器４ｅｌｉで加算し、この加算器４ｅ８の出力をシフ
タ４ｅ７を介して発生する。また、加算器４ｅ５の出力
から減算器４ｆ３の出力を減算器４ｆ６で減算し、シフ
タ４ｆ７を介して発生するようにしている。
また、ｃｏｓ ５／ｌ［ｉπおよびｃｏｓ ３／１８π
漬算器４ｇは、ｃｏｓ Ｎ／ｌａπのＮ−５の場合の近
似式＋４２−２ Ｘ （８４＋８−１）およびＮ−３の
場合の近似式２１３−（２＋ｌ） Ｘ （６４４８−１
）の演算を実現するもので、このうちｃｏｓ ５／ｌ［
ｉπの演算を実現するものは、５個のフリップフロップ
からなるシフタ４ｇｌ シフタ４ｇ＋の出力とシフタ
４ｇｌの第２番目のフリップフロップの出力を加算する
加算器４ｇ２、加算器４ｇ２の出力からステージ■の演
算部３の減算器３ｇの出力を減算する減算器４ｇ３、減
算器４ｇ３の出力をシフトする２個のフリップフロップ
からなるシフタ４ｇ４からなり、ｃｏｓ ３／ｌ［ｉπ
の演算を実現するものは、上述の構成に加えて減算器４
ｇ３とシフタ４ｇ４の第１番目のフリップフロップの出
力を加算する加算器４ｅ５からなっている。また、ｃｏ
ｓ ５／１６πおよびｃｏｓ ３／１６πａ算器４ｈは
、上述した演算器４ｇと１．−ｉＪ様であり、ここでは
添字ｇをｈに代えて同符号を付することで説明は省略す
る。そして、シフタ４ｇ４と加算器４ｈ５の出力を加算
器４ｇＢで加算し、また、加算器４ｇ５の出力からシフ
タ４ｈ４の出力を減算器４ｈ６で減算するようにしてい
る。
漬算器４ｇは、ｃｏｓ Ｎ／ｌａπのＮ−５の場合の近
似式＋４２−２ Ｘ （８４＋８−１）およびＮ−３の
場合の近似式２１３−（２＋ｌ） Ｘ （６４４８−１
）の演算を実現するもので、このうちｃｏｓ ５／ｌ［
ｉπの演算を実現するものは、５個のフリップフロップ
からなるシフタ４ｇｌ シフタ４ｇ＋の出力とシフタ
４ｇｌの第２番目のフリップフロップの出力を加算する
加算器４ｇ２、加算器４ｇ２の出力からステージ■の演
算部３の減算器３ｇの出力を減算する減算器４ｇ３、減
算器４ｇ３の出力をシフトする２個のフリップフロップ
からなるシフタ４ｇ４からなり、ｃｏｓ ３／ｌ［ｉπ
の演算を実現するものは、上述の構成に加えて減算器４
ｇ３とシフタ４ｇ４の第１番目のフリップフロップの出
力を加算する加算器４ｅ５からなっている。また、ｃｏ
ｓ ５／１６πおよびｃｏｓ ３／１６πａ算器４ｈは
、上述した演算器４ｇと１．−ｉＪ様であり、ここでは
添字ｇをｈに代えて同符号を付することで説明は省略す
る。そして、シフタ４ｇ４と加算器４ｈ５の出力を加算
器４ｇＢで加算し、また、加算器４ｇ５の出力からシフ
タ４ｈ４の出力を減算器４ｈ６で減算するようにしてい
る。
このように構成された第２図乃至第５図に示すステージ
Ｉ〜■の演算部Ｉ〜４は、ＤＣＴ６Ａ算処理の場合、第
６図に示すように接続され、逆ＤＣＴｅＬ算の処理の場
合、第７図に示すように接続されるようになる。この場
合、これら第６図および第７図は上述した第２図乃至第
５図と同一部分には同符号を付している。
Ｉ〜■の演算部Ｉ〜４は、ＤＣＴ６Ａ算処理の場合、第
６図に示すように接続され、逆ＤＣＴｅＬ算の処理の場
合、第７図に示すように接続されるようになる。この場
合、これら第６図および第７図は上述した第２図乃至第
５図と同一部分には同符号を付している。
次に、このように構成した実施例の動作を説明する。
まず、ＤＣＴ演算処理の場合を述べると、ここでは、ス
テージｌの演算部１において加算器１ａに入力データｆ
（０）とｆ（７）、加算器１ｂに入力データｆ （３
）、ｆ （４）、加算器ＩＣに入力データｆ （１）、
ｆ （６）、加算器１ｄに入力データｆ （２）
ｆ （５） 、減算器１ｅに入力データｆ （，０）
、ｆ （７） 、減算器１ｆに入力データｆ （３）、
ｆ （４） 、減算器１ｇに人力データｆ （１）
ｆ （６） 減算器１ｈに入力データｆ （２）、
ｆ （５）が入力される。これにより加算器１ａは人力
データｆ （０）とｆ（７）の加算結果を出力し、加算
器１ｂは入力データｆ（３）とｆ （４）の加算結果を
出力し、加算器１ｃは入力データｆ（１）とｆ（６）の
加算結果ｆ（１）＋ｆ（６）を出力し、加算器１ｄは人
力データｆ（２）とｆ（５）の加算結果を出力するよう
になる。また、減算器１ｅは人力データｆ （０）とｆ
（７）の減算結果を出力し、減算器１ｆは人力データｆ
（３）とｆ（４）の減算結果を出力し、減算器１ｇは人
力データｆ（１）とｆ（６）の減算結果を出力し、減算
器１ｈは人力データｆ（２）とｒ（５）の減算結果を出
力するようになる。この場合の入力データは、第８図（
ａ）に示すように８ｂｉｔと１ ｂｉｔのサインビット
の９ｂｉＬからなっている。また、出力データは、第８
図（ｂ）に示すように８ ＋１ ｂｉｔと１ ｂｉｔの
サインビットからなっている。ここで、出力データが８
＋ １ ｂｉｔになるのは、加算器１ａ〜１ｄでの加
算結果を考慮したからである。
テージｌの演算部１において加算器１ａに入力データｆ
（０）とｆ（７）、加算器１ｂに入力データｆ （３
）、ｆ （４）、加算器ＩＣに入力データｆ （１）、
ｆ （６）、加算器１ｄに入力データｆ （２）
ｆ （５） 、減算器１ｅに入力データｆ （，０）
、ｆ （７） 、減算器１ｆに入力データｆ （３）、
ｆ （４） 、減算器１ｇに人力データｆ （１）
ｆ （６） 減算器１ｈに入力データｆ （２）、
ｆ （５）が入力される。これにより加算器１ａは人力
データｆ （０）とｆ（７）の加算結果を出力し、加算
器１ｂは入力データｆ（３）とｆ （４）の加算結果を
出力し、加算器１ｃは入力データｆ（１）とｆ（６）の
加算結果ｆ（１）＋ｆ（６）を出力し、加算器１ｄは人
力データｆ（２）とｆ（５）の加算結果を出力するよう
になる。また、減算器１ｅは人力データｆ （０）とｆ
（７）の減算結果を出力し、減算器１ｆは人力データｆ
（３）とｆ（４）の減算結果を出力し、減算器１ｇは人
力データｆ（１）とｆ（６）の減算結果を出力し、減算
器１ｈは人力データｆ（２）とｒ（５）の減算結果を出
力するようになる。この場合の入力データは、第８図（
ａ）に示すように８ｂｉｔと１ ｂｉｔのサインビット
の９ｂｉＬからなっている。また、出力データは、第８
図（ｂ）に示すように８ ＋１ ｂｉｔと１ ｂｉｔの
サインビットからなっている。ここで、出力データが８
＋ １ ｂｉｔになるのは、加算器１ａ〜１ｄでの加
算結果を考慮したからである。
次に、ステージＨの演算部２に進む。この演算部２ては
、ステージＩの演算部１の加算器１ａの出力がシフタ２
ａに与えられ、以下、同様にして加算器１ｂの出力かシ
フタ２Ｃ１加算器ＩＣの出力がシフタ２ｂ、加算器１ｄ
の出力がシフタ２ｄ１減算器１ｅの出力がシフタ２ｅ、
減算器１ｆの出力がシフタ２ｆ、Ｍ算器１ｇ、ｌｈの出
力が加算器２ ｇ ｌおよび減算器２ｈｌにそれぞれ与
えられる。この場合、第９図（ａ）に示す入力データに
対しシフタ２ａ〜２ｅからは同図（ｂ）に示すように１
０個のフリップフロップの動作だけ遅れて出力データを
発生する。つまり、シフタ２ａは加３）器１ａの出力を
、シフタ２ｂは加算器ＩＣの出力を、シフタ２Ｃは加算
器１ｂの出力を、シフタ２ｄは加算器１ｄの出力を、シ
フタ２ｅは加算器ｌｅの出力を、シフタ２ｆは加算器１
ｆの出力を、それぞれ所定晴間遅延して出力するように
なる。
、ステージＩの演算部１の加算器１ａの出力がシフタ２
ａに与えられ、以下、同様にして加算器１ｂの出力かシ
フタ２Ｃ１加算器ＩＣの出力がシフタ２ｂ、加算器１ｄ
の出力がシフタ２ｄ１減算器１ｅの出力がシフタ２ｅ、
減算器１ｆの出力がシフタ２ｆ、Ｍ算器１ｇ、ｌｈの出
力が加算器２ ｇ ｌおよび減算器２ｈｌにそれぞれ与
えられる。この場合、第９図（ａ）に示す入力データに
対しシフタ２ａ〜２ｅからは同図（ｂ）に示すように１
０個のフリップフロップの動作だけ遅れて出力データを
発生する。つまり、シフタ２ａは加３）器１ａの出力を
、シフタ２ｂは加算器ＩＣの出力を、シフタ２Ｃは加算
器１ｂの出力を、シフタ２ｄは加算器１ｄの出力を、シ
フタ２ｅは加算器ｌｅの出力を、シフタ２ｆは加算器１
ｆの出力を、それぞれ所定晴間遅延して出力するように
なる。
一方、ｃｏｓ ４／ｆｅπ演算器２ｇ、２ｈでは、ｃｏ
ｓ Ｎ／ｌＧπのＮ−４の場合の近似式１８１−（１Ｇ
−１） Ｘ（２＋Ｉ） ｘ ４＋ｉの成算を実行する。
ｓ Ｎ／ｌＧπのＮ−４の場合の近似式１８１−（１Ｇ
−１） Ｘ（２＋Ｉ） ｘ ４＋ｉの成算を実行する。
この場合、演算器２ｇには、減算器１ｇ、ｌｈの出力が
人力データとして与えられ、加算器２ｇ＋で、これら入
力データを加算する。そして、この加算器２ｇｌの出力
をシフタ２ｇ２に与え、シフタ２ｇ２より？１られた出
力より加算器２ｇｌの出力を減算器２ ｇ ３で減算す
るで（ＩＧ−１）か求められ、次いで、減算器２ ｇ
３の出力とシック２ ｇ ４の出力を加算器２ ｇ ５
て加算することで（ｌ［１−１）Ｘ （２＋１）が求め
られる。そして、この加算器２ｇ５の出力と加算器２
ｇ ｌの出力を加算器２ｇＧで加算することによりｃｏ
ｓ Ｎ／ｌ［ｉπのＮ−４の場合の近似値（ＩＧ−１）
Ｘ （２＋ｌ） Ｘ ４＋１が求められることになる。
人力データとして与えられ、加算器２ｇ＋で、これら入
力データを加算する。そして、この加算器２ｇｌの出力
をシフタ２ｇ２に与え、シフタ２ｇ２より？１られた出
力より加算器２ｇｌの出力を減算器２ ｇ ３で減算す
るで（ＩＧ−１）か求められ、次いで、減算器２ ｇ
３の出力とシック２ ｇ ４の出力を加算器２ ｇ ５
て加算することで（ｌ［１−１）Ｘ （２＋１）が求め
られる。そして、この加算器２ｇ５の出力と加算器２
ｇ ｌの出力を加算器２ｇＧで加算することによりｃｏ
ｓ Ｎ／ｌ［ｉπのＮ−４の場合の近似値（ＩＧ−１）
Ｘ （２＋ｌ） Ｘ ４＋１が求められることになる。
この場合、第９図（ａ）に示す人力データに対してｃｏ
ｓ ４／ｌ１ｌｉπ漬算器２ｇでは、同図（ｃ）に示す
タイミングで上述の前算拮里を出力データとして発生す
るようになる。
ｓ ４／ｌ１ｌｉπ漬算器２ｇでは、同図（ｃ）に示す
タイミングで上述の前算拮里を出力データとして発生す
るようになる。
次に、ステージ■の演算部３に進む。この成算部３ては
、ステージ■の演算部２のシフタ２ ａ ｓ２ｃの出力
が加算器３ａおよび減算器３Ｃに与えられ、同様にして
シフタ２ｂ１２ｄの出力が加算器３ｂおよび減算器３ｄ
に与えられ、さらにシフタ２ｅとｃｏｓ ４／ｌ［ｉπ
演算器２ｇの出力が加算器３ｅおよび減算器３ｇに、シ
フタ２ｆとｃｏｓ ４／１６π漬算器２ｈの出力が加算
器３ｆおよび減算器３ｈに与えられる。これにより、加
算器３ａは、ステージ■の演算部２のシフタ２ａと２Ｃ
の出力を加算した結果を出力し、加算器３ｂはステージ
■の演算部２のシフタ２ｂと２ｄの出力を加算した結果
を出力し、減算器３Ｃはステージ■の演算部２のシフタ
２ａの出力からシフタ２ｃの出力を減算した結果を出力
し、減算器３ｄはステージ■の演算部２のシフタ２ｂの
出力からシフタ２ｄの出力を減算した結果を出力するよ
うになる。また、加算器３ｅはステージＨの演算部２の
シフタ２ｅと演算器２ｇの出力を加算した結果を出力し
、加算器３ｆはステージ■の演算部２のシフタ２ｆと加
算器２ｈの出力を加算した結果を出力し、減算器３ｇは
ステージＨの演算部２のシフタ２ｅの出力から演算器２
ｇの出力を減算した結果を出力し、減算器３ｈはステー
ジ■の演算部２のシフタ２ｆの出力から演算器２ｈの出
力を減算した結果を出力するようになる。この場合、第
１０図（ａ）に示す入力データに対して各加算器３ａ、
３ｂ、３ｅ、３ｆおよび減算器３ ｃ ｓ３ｄ、３ｇ、
３ｈでは、同図（ｂ）に示すタイミングで、それぞれの
演算結果を出力するようになる。
、ステージ■の演算部２のシフタ２ ａ ｓ２ｃの出力
が加算器３ａおよび減算器３Ｃに与えられ、同様にして
シフタ２ｂ１２ｄの出力が加算器３ｂおよび減算器３ｄ
に与えられ、さらにシフタ２ｅとｃｏｓ ４／ｌ［ｉπ
演算器２ｇの出力が加算器３ｅおよび減算器３ｇに、シ
フタ２ｆとｃｏｓ ４／１６π漬算器２ｈの出力が加算
器３ｆおよび減算器３ｈに与えられる。これにより、加
算器３ａは、ステージ■の演算部２のシフタ２ａと２Ｃ
の出力を加算した結果を出力し、加算器３ｂはステージ
■の演算部２のシフタ２ｂと２ｄの出力を加算した結果
を出力し、減算器３Ｃはステージ■の演算部２のシフタ
２ａの出力からシフタ２ｃの出力を減算した結果を出力
し、減算器３ｄはステージ■の演算部２のシフタ２ｂの
出力からシフタ２ｄの出力を減算した結果を出力するよ
うになる。また、加算器３ｅはステージＨの演算部２の
シフタ２ｅと演算器２ｇの出力を加算した結果を出力し
、加算器３ｆはステージ■の演算部２のシフタ２ｆと加
算器２ｈの出力を加算した結果を出力し、減算器３ｇは
ステージＨの演算部２のシフタ２ｅの出力から演算器２
ｇの出力を減算した結果を出力し、減算器３ｈはステー
ジ■の演算部２のシフタ２ｆの出力から演算器２ｈの出
力を減算した結果を出力するようになる。この場合、第
１０図（ａ）に示す入力データに対して各加算器３ａ、
３ｂ、３ｅ、３ｆおよび減算器３ ｃ ｓ３ｄ、３ｇ、
３ｈでは、同図（ｂ）に示すタイミングで、それぞれの
演算結果を出力するようになる。
次に、ステージ■の演算部４に進む。この演算部４では
、ステージ■の成算部３の加算器３ ａ ％３ｂの出力
がｃｏｓ ４／ｆｅπｆｌ算器４ａ、４ｂに与えられ、
同様にして減算器３ｃ、３ｄがｃｏｓ ２／１６πおよ
びｃｏｓ ６／１８π演算器４ｃ、４ｄに各別に与えら
れ、加算器３ｅ、３ｆの出力がｃｏｓ Ｉ／１６πおよ
びｃｏｓ ７／１８π演算器４ｅ、４ｆに各別に与えら
れ、減算器３ｇ、３ｈの出力がｃｏｓ ５／Ｉ［ｉπお
よびｃｏｓ ３／１６π廣算器４ｇ、４ｈに各別に与え
られる。この場合、第１１図（ａ）に示す入力データに
対してｃｏｓ ４／ｌＧπ虜算器４ａ、４ｂては、ｃｏ
ｓ Ｎ／１０πのＮ−４の場合の近似値（（ｉ−１）
Ｘ（２＋ｌ） Ｘ４＋ｌの演算を実行し、同図（ｂ）に
示すタイミングで、その演算結果を出力データＦ（０）
、Ｆ （４）として発生する。同様にして、ｃｏｓ
２／ｌ（ｉπおよびｃｏｓ Ｇ／１６π演算器４ｃ、４
ｄについてもｃｏｓ Ｎ／１８πのＮ−２の場合の近似
値４ Ｘ （６４−４−１）＋ｌ／２およびｃｏｓ Ｎ
／１６πのＮ−６の場合の近似値２ Ｘ （３２＋１６
＋１）の演算を実行し、Ｉｎ１図（Ｃ）に示すタイミン
グで、その演算結果を出力データＦ （２） Ｆ （
６）として発生し、ｃｏｓ Ｉ ／ Ｉ ６ ｙｒおよ
びｅｏｓ ７／１６π演算器４ｅ、４ｆについてもｅｏ
ｓ Ｎ／１６πのＮ−１の場合の近似値２５Ｇ−２８お
よびｅｏｓ Ｎ／１８πのＮ−７の場合の近似値２ Ｘ
（１６＋８＋１）の演算を実行し、同図（ｄ）に示す
タイミングで、その演算結果を出力データＦ （１）
Ｆ （７）として発生し、さらに、ｅｏｓ ５／１６
πおよびｃｏｓ ３７ｔｃπ演算器４ｇ、４ｈについて
もｃｏｓ Ｎ／ｌ［ｉπのＮ−５の場合の近似値２ Ｘ
（Ｇ４ｉ−Ｌ）およびｃｏｓ Ｎ／１８πのＮ−３の
場合の近似値（２＋ｌ） Ｘ （（ｉ４＋８−１）の演
算を実行し、同図（ｅ）に示すタイミングで、その演算
結果を出力データＦ （５） 、Ｆ （３）として発生
するようになる。
、ステージ■の成算部３の加算器３ ａ ％３ｂの出力
がｃｏｓ ４／ｆｅπｆｌ算器４ａ、４ｂに与えられ、
同様にして減算器３ｃ、３ｄがｃｏｓ ２／１６πおよ
びｃｏｓ ６／１８π演算器４ｃ、４ｄに各別に与えら
れ、加算器３ｅ、３ｆの出力がｃｏｓ Ｉ／１６πおよ
びｃｏｓ ７／１８π演算器４ｅ、４ｆに各別に与えら
れ、減算器３ｇ、３ｈの出力がｃｏｓ ５／Ｉ［ｉπお
よびｃｏｓ ３／１６π廣算器４ｇ、４ｈに各別に与え
られる。この場合、第１１図（ａ）に示す入力データに
対してｃｏｓ ４／ｌＧπ虜算器４ａ、４ｂては、ｃｏ
ｓ Ｎ／１０πのＮ−４の場合の近似値（（ｉ−１）
Ｘ（２＋ｌ） Ｘ４＋ｌの演算を実行し、同図（ｂ）に
示すタイミングで、その演算結果を出力データＦ（０）
、Ｆ （４）として発生する。同様にして、ｃｏｓ
２／ｌ（ｉπおよびｃｏｓ Ｇ／１６π演算器４ｃ、４
ｄについてもｃｏｓ Ｎ／１８πのＮ−２の場合の近似
値４ Ｘ （６４−４−１）＋ｌ／２およびｃｏｓ Ｎ
／１６πのＮ−６の場合の近似値２ Ｘ （３２＋１６
＋１）の演算を実行し、Ｉｎ１図（Ｃ）に示すタイミン
グで、その演算結果を出力データＦ （２） Ｆ （
６）として発生し、ｃｏｓ Ｉ ／ Ｉ ６ ｙｒおよ
びｅｏｓ ７／１６π演算器４ｅ、４ｆについてもｅｏ
ｓ Ｎ／１６πのＮ−１の場合の近似値２５Ｇ−２８お
よびｅｏｓ Ｎ／１８πのＮ−７の場合の近似値２ Ｘ
（１６＋８＋１）の演算を実行し、同図（ｄ）に示す
タイミングで、その演算結果を出力データＦ （１）
Ｆ （７）として発生し、さらに、ｅｏｓ ５／１６
πおよびｃｏｓ ３７ｔｃπ演算器４ｇ、４ｈについて
もｃｏｓ Ｎ／ｌ［ｉπのＮ−５の場合の近似値２ Ｘ
（Ｇ４ｉ−Ｌ）およびｃｏｓ Ｎ／１８πのＮ−３の
場合の近似値（２＋ｌ） Ｘ （（ｉ４＋８−１）の演
算を実行し、同図（ｅ）に示すタイミングで、その演算
結果を出力データＦ （５） 、Ｆ （３）として発生
するようになる。
以上の説明は、ＤＣＴ膚算処理の場合であるが、逆ＤＣ
Ｔ演算処理の場合も上述したと同様である。
Ｔ演算処理の場合も上述したと同様である。
この場合は人力データがステージ■の演算部４〜ステー
ジＩの演算部１の順で与えられるようになる。
ジＩの演算部１の順で与えられるようになる。
第１２図は、ステージＩの演算部Ｉ〜ステージ■の清算
部４の動作を総合した場合のタイミングチャートを示し
ている。同図では、次データとの処理の玉なりを避ける
ように考慮した場合で、１データ当たりの処理周期が２
９クロツク分からなっている。この場合の処理は、入力
データ９ ｂｉｔのＤＣＴ処理の場合であるが、人力デ
ータのビット数が異なる場合や逆ＤＣＴ処理の場合は、
１データ当たりの処理周期も変化するようになる。
部４の動作を総合した場合のタイミングチャートを示し
ている。同図では、次データとの処理の玉なりを避ける
ように考慮した場合で、１データ当たりの処理周期が２
９クロツク分からなっている。この場合の処理は、入力
データ９ ｂｉｔのＤＣＴ処理の場合であるが、人力デ
ータのビット数が異なる場合や逆ＤＣＴ処理の場合は、
１データ当たりの処理周期も変化するようになる。
次に、第１３図は、１データ当たりの処理周期を２９ク
ロツクより短い１９クロツクにした場合の一例を示すも
のでＪ所定のステージの最終出力であるサインｂＨをホ
ールドすることによりｒｒＩ能にしている。図示例では
、ステージ■の９ ｂｉｔ目の出力データをホールドし
、−８〜２ ｂｉｔのデータを前データのサインｂｉＬ
に置き換えることにより、１９クロツク周明の処理を可
能にしている。
ロツクより短い１９クロツクにした場合の一例を示すも
のでＪ所定のステージの最終出力であるサインｂＨをホ
ールドすることによりｒｒＩ能にしている。図示例では
、ステージ■の９ ｂｉｔ目の出力データをホールドし
、−８〜２ ｂｉｔのデータを前データのサインｂｉＬ
に置き換えることにより、１９クロツク周明の処理を可
能にしている。
二のようにすれば、白゛効桁が短くなる分精度の低下は
免れないが、処理周期が短くなることから処即時間の短
縮を図ることができる。なお、この場合のホールドする
ステージは人力データのビット数、Ｄｃｒｇ算処理、逆
ＤＣＴ演算処理の場合により食代する。
免れないが、処理周期が短くなることから処即時間の短
縮を図ることができる。なお、この場合のホールドする
ステージは人力データのビット数、Ｄｃｒｇ算処理、逆
ＤＣＴ演算処理の場合により食代する。
次に、第１４図は、本発明の他の丈施例を示すものであ
る。このものは、ステージＩの演算部Ｉ〜ステージ■の
演算部４のうちステージ■の演算部３とステージ■の演
算部４を２回路分並列接続するとともに、これらの入力
端を切換部Ａ、出力側を切換部Ｂで切換えるように構成
している。この場合のステージＩの演算部Ｉ〜ステージ
■の演算部４のタイミングチャートは第１６図に示すよ
うになり、切換Ａ、切換Ｂの切換え動作により一方のス
テージ■の演算部３とステージ■の演算部４と他方のス
テージ■の演算部３とステージ■の演算部４の内容を交
互にホールドさせることにより、データの欠落をなくし
て、誤差を小さく抑えることができ、しかも高速にＤＣ
Ｔ演算処理、逆ＤＣＴＵ算処理が火行できる。
る。このものは、ステージＩの演算部Ｉ〜ステージ■の
演算部４のうちステージ■の演算部３とステージ■の演
算部４を２回路分並列接続するとともに、これらの入力
端を切換部Ａ、出力側を切換部Ｂで切換えるように構成
している。この場合のステージＩの演算部Ｉ〜ステージ
■の演算部４のタイミングチャートは第１６図に示すよ
うになり、切換Ａ、切換Ｂの切換え動作により一方のス
テージ■の演算部３とステージ■の演算部４と他方のス
テージ■の演算部３とステージ■の演算部４の内容を交
互にホールドさせることにより、データの欠落をなくし
て、誤差を小さく抑えることができ、しかも高速にＤＣ
Ｔ演算処理、逆ＤＣＴＵ算処理が火行できる。
また、第１５図は本発明の異なる他の大施例を示すもの
である。このものは、ステージＩの演算部Ｉ〜ステージ
■の演算部４全体を２組並列接続するとともに、これら
の入力端を切換部Ａ１出力側を切換部Ｂで切換えるよう
に構成している。このようにしても上述したと同様な効
果が期待できる。このもののタイミングチャートは、第
１７図に示している。
である。このものは、ステージＩの演算部Ｉ〜ステージ
■の演算部４全体を２組並列接続するとともに、これら
の入力端を切換部Ａ１出力側を切換部Ｂで切換えるよう
に構成している。このようにしても上述したと同様な効
果が期待できる。このもののタイミングチャートは、第
１７図に示している。
［発明の効果］
本発明によれば、ステージＩ〜ステージＩＶからなるフ
ローグラフに基づいてディスクリートコサイン変換処理
を実ｉテするもので、各ステージをシリアル処理するよ
うに構成したので、入力データが各ステージの演算部に
て順次シリアル処理されるようになり、従来のメモリに
対してレジスタ、シフタおよび加減算器からなる演算部
を並列的に設けたものに比べ、回路規模を小さくできる
とともに、高速処理を実現することができる。
ローグラフに基づいてディスクリートコサイン変換処理
を実ｉテするもので、各ステージをシリアル処理するよ
うに構成したので、入力データが各ステージの演算部に
て順次シリアル処理されるようになり、従来のメモリに
対してレジスタ、シフタおよび加減算器からなる演算部
を並列的に設けたものに比べ、回路規模を小さくできる
とともに、高速処理を実現することができる。
第１図は本発明の一大施例の回路構成を示すブロック図
、第２図乃至第５図は同実施例のＩステージの成算部〜
ステージ■の演算部を示す回路構成図、第６図および第
７図はＤＣＴ演算および逆ＤＣＴ演算の場合の回路構成
図、第８図乃至第１３図は同実施例の動作を説明するた
めのタイミングチャート、第１４図および第１５図はそ
れぞれ本発明の他の実施例を示すブロック図、第１６図
および第１７図はこれら他の実施例を動作を説明するた
めのタイミングチャート、第１８図はＤＣＴフローグラ
フおよび同フローグラフを説明するための図、第１９図
は従来のディスクリートコサイン変換装置の一例を示す
回路構成図である。 Ｉ〜４・・・Ｉステージの演算部〜ステージ■の演算部
。 第４ 図 因路、Ｌ ｆＪ１４ 図 （Ｃ） （ａ）
、第２図乃至第５図は同実施例のＩステージの成算部〜
ステージ■の演算部を示す回路構成図、第６図および第
７図はＤＣＴ演算および逆ＤＣＴ演算の場合の回路構成
図、第８図乃至第１３図は同実施例の動作を説明するた
めのタイミングチャート、第１４図および第１５図はそ
れぞれ本発明の他の実施例を示すブロック図、第１６図
および第１７図はこれら他の実施例を動作を説明するた
めのタイミングチャート、第１８図はＤＣＴフローグラ
フおよび同フローグラフを説明するための図、第１９図
は従来のディスクリートコサイン変換装置の一例を示す
回路構成図である。 Ｉ〜４・・・Ｉステージの演算部〜ステージ■の演算部
。 第４ 図 因路、Ｌ ｆＪ１４ 図 （Ｃ） （ａ）
Claims (2)
- （１）ステージ I 〜ステージIVからなるフローグラフ
に基づいてディスクリートコサイン変換処理を実行する
ものにおいて、各ステージをシリアル処理することを特
徴とするディスクリートコサイン変換装置。 - （２）ステージ I 〜ステージIVのうち少なくともステ
ージIIIおよびステージIVを複数個並列に設けたことを
特徴とする請求項（１）に記載のディスクリートコサイ
ン変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28168089A JP2734131B2 (ja) | 1989-10-31 | 1989-10-31 | ディスクリートコサイン変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28168089A JP2734131B2 (ja) | 1989-10-31 | 1989-10-31 | ディスクリートコサイン変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03145274A true JPH03145274A (ja) | 1991-06-20 |
| JP2734131B2 JP2734131B2 (ja) | 1998-03-30 |
Family
ID=17642489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28168089A Expired - Fee Related JP2734131B2 (ja) | 1989-10-31 | 1989-10-31 | ディスクリートコサイン変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734131B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5544091A (en) * | 1993-03-05 | 1996-08-06 | Casio Computer Co., Ltd. | Circuit scale reduction for bit-serial digital signal processing |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231473A (ja) * | 1985-05-03 | 1987-02-10 | トムソン グラン ピューブリック | コサイン変換計算装置並びに計算装置等を備えた画像コ−ド装置及び画像デコ−ド装置 |
-
1989
- 1989-10-31 JP JP28168089A patent/JP2734131B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231473A (ja) * | 1985-05-03 | 1987-02-10 | トムソン グラン ピューブリック | コサイン変換計算装置並びに計算装置等を備えた画像コ−ド装置及び画像デコ−ド装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5544091A (en) * | 1993-03-05 | 1996-08-06 | Casio Computer Co., Ltd. | Circuit scale reduction for bit-serial digital signal processing |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2734131B2 (ja) | 1998-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Chan et al. | On the realization of discrete cosine transform using the distributed arithmetic | |
| Chang et al. | A simple processor core design for DCT/IDCT | |
| EP1576494B1 (en) | Method and system for performing calculation operations and a device | |
| EP1576493B1 (en) | Method, device and system for performing calculation operations | |
| EP0275979B1 (en) | Circuit for computing the quantized coefficient discrete cosine transform of digital signal samples | |
| KR950009472A (ko) | 2차원 이산코사인 변환장치, 2차원 역이산코사인 변환장치 및 디지탈 신호처리 장치 | |
| US7020671B1 (en) | Implementation of an inverse discrete cosine transform using single instruction multiple data instructions | |
| Hartenstein et al. | Reconfigurable machine for applications in image and video compression | |
| JPH03145274A (ja) | ディスクリートコサイン変換装置 | |
| JPH09212485A (ja) | ２次元ｉｄｃｔ回路 | |
| US7263544B2 (en) | Performance optimized approach for efficient numerical computations | |
| US4899300A (en) | Circuit to perform a linear transformation on a digital signal | |
| KR100434391B1 (ko) | 디에스피 프로세서 및 마이크로프로세서의 실시간영상데이터 처리를 위한 연산회로 및 그 연산방법 | |
| Zhang et al. | JPEG compression coding optimization based on NEON instruction | |
| JP2001084242A (ja) | 可変演算プロセッサ | |
| Bhattacharya et al. | A VLSI implementation of the inverse discrete cosine transform | |
| Karthik et al. | High Speed 2d FIR Filter with Improved Vedic Multiplier Approaches | |
| Ong et al. | A fixed-point multimedia DSP chip for portable multimedia services | |
| US6944640B2 (en) | Progressive two-dimensional (2D) pyramid filter | |
| JP3396818B2 (ja) | Ｄｃｔ演算回路及びｉｄｃｔ演算回路 | |
| JPS61213926A (ja) | Ｄｓｐ演算処理方式 | |
| JP3715666B2 (ja) | 直交変換装置及び方法 | |
| JPH0535867A (ja) | 画像処理装置 | |
| KR100202567B1 (ko) | 고속 역이산 코사인변환 연산장치 | |
| KR100408884B1 (ko) | 분산산술처리 방식의 이산여현변환 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |