JPS6231473A - コサイン変換計算装置並びに計算装置等を備えた画像コ−ド装置及び画像デコ−ド装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、画像を表わす情報量を低減するために、特に
画像エンコード及びデコードを行う際使用されるコサイ
ン変換計算装置に関するものである。

エンコードすべき一部の画素を表わすＮＸＮ個の数値の
マトリックスに、いわゆる変換されたＮｘＮ個の数値の
マトリックスを対応させる変換、いわゆるコサイン変換
によって画素の輝度及び色を表わす数値をエンコードす
ることは周知である。

画像は、それぞれＮＸＮ個の画素のブロックから構成さ
れる四角形部分に分割される。上記変換値の加重法を用
いて、画像を表わす情報量を低減することか可能である
。デコードは、逆加重法を実施し、次に正変換値のＮＸ
Ｎ個のマｌ−’Ｊックスに逆変換値のＮＸＮ個のマ）　
ＩＪフックス対応させる逆変換を実施して行われる。エ
ンコードと同様、デコードはＮｘＮ個の画素ブロックご
とに実行される。ブロックの点を表わす値をｆ　（ｉ、
ｊ）、但し１−０〜Ｎ−１且つｊ＝０〜Ｎ−１とすると
、正変換敏は、次式により与えられる。

Ｆ、　（ｕ、ｖ） 但しｕ＝０〜Ｎ−１，ｖ＝０〜Ｎ−１゜ｃ（ｕ）＝１但
しｕ＝１．２．　・−・・Ｎ−１゜Ｃ（リ　＝１但しＶ
＝１．２．　・・・・Ｎ−１゜２Ｎ　　　　　　’ （２ｉ＋１）　　・Ｖ・π ａ、ｊｖ＝ＣＯ５ Ｎ 逆変換値は、次式の逆コサイン変換によって得られる。

このコサイン変換は、２つの一次元コサイン変換に分解
できるような二次元変換である。二次元変換計算は直列
に接続された２つの一次元変換計算装置を使用して行わ
れる。−次元コサイン変換は、次式によって行われる。

但しに＝０．１．２・・・・、Ｎ−１ Ｃ（ｋ）＝１但しに＝１．２．・・・・、Ｎ−１−仄冗
迎コサイン策侯は、次式（こよっヱ汀われａｊｖ＝　ｃ
（ｋ）　　’　ａｉｋ （２）加重法に従うコサイン変換による画像のコード化
によって、転送する情報量を大幅に低減することができ
るが、数多くの計算が必要であるという問題点がある。

このように計算量が多いので装置及び計算時間の面でロ
スが大きい。このため、ヨーロッパ規準では通常画像数
である５０フレ一ム／秒の一連のビデオ画像のエンコー
ド及びデコードにコサイン変換を適用するのは難しい。

市場には、加算及び減算を行う、あるいは乗算及び累積
を行う集積回路が出回っている。これらの集積回路の速
度及び精度性能は限られたものである。大量の計算を迅
速に行うための周知の方法は、計算装置の数を増やし、
これらを並行で作動させることである。以上のような構
造の変換計算装置は費用がかかるので、商業的に広く普
及させる装置には利用することができない。

本発明の目的は、−次元コサイン変換計算装置及び−次
元コサイン逆変換計算装置を低価格で提供し、更に従来
のテレビ規準に拠るビデオ画像に二次元コサイン変換を
適用してエンコード及びデコード装置を提供することで
ある。

本発明は、少数の基本計算装置から構成される一次元コ
ザイン変換計算装置を提供することを特にその目的とす
る。−次元コサイン変換計算装置には、２つのタイプが
あり、商業ベースの集積回路を利用して作製することが
できる。

集積回路数は最小限に低減されるが、正もしくは逆変換
機能をテレビの従来の規準における画素の走査のリズム
と等しいリズムで作用させることが可能である。

本発明は、また、以上のように構成された装置を備える
二次元コサイン変換による画像のエンコード及びデコー
ド装置を提供することを目的とする。

すなわち、本発明によるならば、一定周期Ｔ０で一連の
変換すべき数値を入力１０１もしくは１６１に受けて、
同じく一定周期ＴＯで一連の正変換値を出力１０４もし
くは１６４に出力するＮ値ブロックすなわち８値もしく
は１６値ブロックの１次元正コサイン変換計算装置であ
って、 連続するＭ個の数値ｘ、（但し、ｉ＝（］、・・・・、
Ｍ−１であり、且つＭはＮより小さいかもしくは等しい
整数）の組を受けるオペランド入力ど、制御入力と、制
御入力に入力される制御信号に応じて、周期ＴＯでＭ個
の数値ｙｊ　（但しｊ＝０、・・・・、Ｍ−１であり、
ｙ；　＝ｘｉ　＋ｘｋ　もしくはｙｊ＝ｘｉ　　−ｘｋ
　（但し、ｉ、ｋ＝０、・・・・、Ｍ−１））を出力す
る出力とを有する複数の第１型式の計算装置ＡＩ乃至Ａ
５と、 ２つの連続する数値Ｘ１、Ｘ２からなる組を受けるオペ
ランド入力と、制御入力と、一連の数値ｚ＝ｄ、　　ｌ
　Ｘ＋　＋ｄ２　　・Ｘ２　　（但しｄｌ及びｄ２は２
つの所定の実数であり、制御入力に入力される一連の制
御信号の関数であり）を出力する出力とを有する複数の
第２型式の計算装置ＰＭＩ乃至ＰＭ４と、 を備え、 前記変換計算装置の入力１０１もしくは１６１は前記第
１型式の計算装置Ａ４もしくはＡｌのオペランド入力と
接続しており、また、前記変換計算装置の出力１０４も
しくは１６４は前記第２型式の計算装置ＰＭ３もしくは
ＰＭＩの出力と接続しており、前記変換計算装置は、さ
らに、 前記計算装置Ａ１乃至Ａ５、ＰＭＩ乃至ＰＭ４の出力と
接続する複数の入力と、前記計算装置Ａ１乃至Ａ５、Ｐ
ＭＩ乃至ＰＭ４のオペランド入力と接続する複数の出力
と、一連の制御信号を受ける１つの制御入力とを備える
接続装置１０２もしくは１６２と、 前記計算装置Ａ１乃至Ａ５及びＰＭ４乃至ＰＭ５、及び
前記接続装置１０２もしくは１６２の制御入力に、一定
周期Ｎ−ＴＯで制御信号を出力して、前記接続装置１０
２もしくは１６２によって、前記変換計算装置の入力１
旧もしくは１６１と出力１０４もしくは１６４との間の
すべての計算装置Ａ１乃至Ａ５もしくはＰＭＩ乃至ＰＭ
４を可変順序で、直列に接続せしめ、前記変換計算装置
の一連の出力の数値の各位を、 ｋ＝０〜Ｎ−１に対して、 ｋ＝１．２．・・・・、’Ｎ−１のとき、Ｃ（ｋ）＝１
であり、 （２ｉ＋１）・ｋ・　π ａｌｋ＝ｃＯ８□ さらに、ｆ　（ｉ）は、１＝０、・・・・、Ｎ−１に対
して、変換すべきＮ値ブロックを 示す。） に等しくさせる制御装置１０３もしくは１６３と、を備
えることを特徴とする１次元正コサイン変換装置が提供
される。

以下の説明及び添付図面を参照して、本発明はより明ら
かとなろう。

第１図は、短縮時間内に４値、８値もしくは１６値の一
次元正コサイン変換を計算するための一連の計算法を要
約して示す。この図は、アール・ニー・ダリエ「ソース
・チャンネル符号化画像転送システムの性能」論文ＡＦ
　ＩＴ／ＧＥ／ＥＥ／７９Ｄ−１２、エア　フォース　
インスティテユートオブ　テクノロジー、オハイオ、１
９７９年１２月（ＲｏＡ、ＤＵＲＹＥＡ、”Ｐｅｒｆｏ
ｒｍａｎｃｅ　ｏｆ　ａ　５ｏｕｒｃｅ／ｃｈａｎｎｅ
ｌ　ｅｎｃｏｄｅｔ３　ｉｍａｇｅｒｙ　ｔｒａｎｓｍ
ｉｓｓｉｏｎ　ｓｙｓｔｅｍ′、　Ｔｈｅｓｉｓ　ＡＦ
ＩＴ／ＧＥ／ＢＢ／７９Ｄ−１２，Ａｉｒ　Ｆｏｒｃｅ
　Ｉｎ５ｔｉｔｕｔｅ　ｏｆ　Ｔｅｃｈｎｏ１′ｇｙ。

０）ＩＩＤ、　１９７９　Ｄｅｃｅｍｂｅｒ）　におい
て示されたもノテある。この図は、係数ａｌｋの間に存
在する数学的関係を有効に利用して、前掲の式（３）か
ら導出したものである。

左第１列の点は、変換すべき数値ｆ。乃至ｆｌｓを示し
、１６画素の一次元ブロックに対応している。

図の右端の点は、計算の結果である変換値を示す。

数値Ｆ。乃至ＦＩ５は、１６値ｆｏ乃至ｆｌｓのブロッ
クの変換値である。数値Ｇ。乃至Ｇ、は８値ｆ。

乃至ｆ７のブロックの変換値である。数値Ｈａ乃至Ｈ３
は、４値ｆ。乃至ｆ４のブロックの変換値である。４値
、８値及び１６値のブロックの変換に対応する計算は、
それぞれ互いに部分的に重合する点線で示した３つの長
方形によってその範囲が限定されている。変換すべき数
値もしくは変換値を示さないその他の点は中間計算値を
示し、２点間の結線はそれぞれ基本的な数学的処理を表
わす。

変換すべき各ブロックを構成する数値は、同時に処理で
きないが、各画素の処理期間に等しい一定の期間ＴＯで
、ｆｏからｆｌｓの順で連続的に処理される。一連のテ
レビ画像を密にするには、画素処理期間ＴＯと等しい一
定期間内に変換値が計算されなければならない。この図
は、左から右へ変換すべき値から変換値への計算の進行
を示し、上から下へブロックの最初値から最終値を示す
。

しかしながら、ｆｌｓからｆ。の順でも、すなわち下か
ら上へと図を読んでも、全く同じ計算を行うことができ
る。

１６値ブロックの変換では、ｆｏからｆｌｓの順序で計
算が行われると、変換値はＦ。、Ｆ８、Ｆ４、Ｆｌ２、
Ｆ　２　、Ｆ　１０％　Ｆ　Ｇ　、Ｆ　１４、Ｆｌ、Ｆ
９、Ｆ５、Ｆｌ３、Ｆ３、Ｆｌｌ、ＦＴ　、Ｆ＋ｓの順
序で得られる。

８値の変換値は、Ｇｏ　、Ｇ４　、Ｇ２　、Ｇ６、Ｇ＋
、Ｇ５、Ｇ３、Ｇ７の順序で得られる。４値ブロックの
変換値はＨａ　、Ｈ＋　、Ｈ２、Ｈ３の順序で得られる
。

一点で交わる２つの線は、単純加算を示している。例え
ば、左から第２番目の列にある第１の点はｆ。とｆ’　
Ｉ　Ｓの加算値を表している。第１の線が“−″のマー
クを有する第２の線と一点で交わる場合、結果値は、こ
れら２つの線の発端にある２つの値の差に等しい。例え
ば、左から第２番目の列の最後の点は、ｆｏ　　　ｆｌ
ｓを示す。

それぞれ、係数ｄ、及びｄ３を伴い、数値ｘ。

及びＸｌを起点として、２つの線が一点で交わる場合、
この点によって示される値は、加算値ｄ１・ｘ、＋ｄ３
・Ｘｌに等しい、例えば変換値Ｆ１は右端の最終列の高
い点によって示されるが、加算値Ｓ１・ｇｌ＋ｃ、・ｇ
２に等しい。但し、ｇｌ及びｇ２は、それぞれ右から第
２番目の列の第５番目の点及び第１３番目の点である。

第１図では、下記の値に等しい係数を０１及びＳｌの記
号で単純化して示す。

但し１＝１．・・・・、１５である。

は計算図には表われない。

第１図に示す順序に従う４値、８値もしくは１６値のブ
ロックの一次元コサイン変換計算は、加算、減算、乗算
及び記憶が実行可能な計算装置を使用して、すべて行う
ことができる。また、変換値Ｆ１、Ｆ９、Ｆ５・・・・
ＦＩＳの計算は一連の計算によって、初期値ｆ。乃至ｆ
１５に依存する中間計算値の５つの列を通過する。各変
換値の計算は、１６をはるかに上回る期間ＴＯの数に分
けてなされる。従って、変換計算装置の入力に初期値が
入力されるのと同じリズムで計算装置の出力に変換値が
出力されるようにするには、複数のブロックの変換計算
と並行処理する必要がある。

使用する基本計算装置の数を最小にするには、基本計算
装置はそれぞれ第１図に示す計算の複数のステップにお
いて使用されなければならない。

２つのタイプの基本計算装置が、本発明の変換値計算装
置に適用される。２つのタイプとは、加算もしくは減算
機能を有する計算装置と乗算及び累積機能を有する計算
装置である。これらの装置の大部分は、フェアチャイル
ド（ＰＡＩＲＣＨＩＬＤ）社製のＦ２８３型式の加減算
器集積回路及びニーエムデー（ＡＭＤ）社製のＡＭ２９
５１０乗算アキュムレータ集積回路を用いて製造するこ
とができる。

第２図ａ乃至第２図ｄは、第１図と同様の表示法によっ
て、本発明の装置を構成する第１及び第２の型式の基本
計算装置によりそれぞれ実行される基本操作を示す。期
間ＴＯのクロックは、これらの装置を同時に操作させる
。

第２図ａは加算を示す。この装置は、クロックの１もし
くは複数の期間に等しい期間内に連続的にオペランド入
力に入力される２つの数値ｘ１及びＸｌからｙｌ　”Ｘ
１′＋Ｘ２の値を出力する。第２図すは、減算操作を示
す。この装置は、クロックの１もしくは複数の期間に等
しい期間内に連続的にオペランド入力に入力される２つ
の数値Ｘ。

及びｘ２からｙ２＝ＸＩ　　　Ｘｌの値を出力する。

事実、第１型式の基本計算装置は、主に加算減算回路及
びオペランド数値の所定の数、例えば４つの数値を記憶
するＲ　Ａ　Ｍによって構成される。

この場合、クロックの最初の４期間の間に、装置は４つ
のオペランド数値Ｘ１、Ｘｌ、ｘ３、Ｘ４を記憶し、次
に連続する４期間内に４つの結果値を次々に出力する。

例えば、ｙ、＝ｘ、＋ｘ３、’１２　＝Ｘａ　　　Ｘｌ
　）ｙｌ　＝Ｘ３　　　Ｘｌ　Ｓｙ４　＝Ｘ２＋ｘ４で
ある。

例えば、Ｖ２　＝Ｘ４’　　Ｘｌの計算をするために、
Ｘｌ及びｘ４の数値が処理可能になるまで記憶を持つこ
とが可能である。これらの計算装置の様々な機能は、初
期設定信号からクロックの期間数を計算して制御される
。Ｎがブロックあたりの数値数である場合には、それぞ
れの基本計算装置はＮ・ＴＯ期間で作動する。

第２図Ｃは、集積回路の乗算アキュムレータを用いて行
う乗算−累積操作を示す。乗算アキュムレータは、クロ
ックの１つの期間と等しい期間に数値ＸＩ　、Ｘｌを連
続的に受けるオペランド入力及びＹ＋　＝（Ｌ　’　Ｘ
Ｉ＋ｄ３　’　Ｘｌの数値を算出する出力を備えている
。但し、係数ｄ、及びｄ３は、装置内であらかじめ決定
され、且つ装置の制御入力に入力される論理信号によっ
て選定され°る。

例えば、係数の数値は初期設定信号からクロックの期間
数を計算して選択される。この計算は、Ｘｌ及びｘ２を
処理するのに必要な２クロック期間に加えてさらに２ク
ロック期間を必要とする。なぜなら、この計算は、まず
２回乗算を行ない、次に乗算結果を１回加算して行われ
るからである。

実際、第２型式の基本計算装置は、２クロック期間ごと
に２つの結果値を出力する並列に接続された２つのアキ
ュムレータ乗算器によって構成される。

第２図ｄは、前述のように構成される一対の乗算アキュ
ムレータによって実施される操作を示す。

第２型式計算装置のオペランド入力は、数値Ｘ。

及びＸｌを連続的に受け、装置の出力に連続的に数値３
’＋”　ｄ＋・ｘｌ＋ｄ３・Ｘｌ及びｙ２＝ｄ２・Ｘ！
十ｄ４・ｘ２を出力する。ｘｌが最初のクロック期間内
に、Ｘｌが第２番目のクロック期間内に入力される場合
、数値ｙ、は第３番目のクロック期間内に、数Ｉ直ｙ２
は第４番目のクロック期間内に出力される。

連続する２クロック期間内にＸ、及びｘ２が処理不可の
場合には、当然のことであるが、数値Ｘ１及びＸｌの処
理可能性を識別して、ｙ、及びｙ２の計算時間を延長す
る。第１図に示す計算の際こうしたケースは頻繁に起こ
る。例えば、変換値Ｆ＋の計算の最終ステップは、数式
ｇ１・Ｓ＋＋ｇ２・Ｃ，の計算であるが、２つの数ｆａ
　ｇ　＋及びｇ２は、８クロック期間だけ期間的に離れ
ている。なぜなら、これらの数値は第１図では８行離れ
ているからである。この期間内に加算器−アキュムレー
タは待機中である。すなわち、乗算アキュムレータは少
な（とも入力された第１の値ｇ１を記憶し、時間を浪費
しないように他の計算をし、第２の値ｇ２を受けて最終
的に変換値Ｆ、を決定しなければならない。

第１型式の計算装置においても、上記のオペランド入力
での数値の待機は同様に存在する。例えば、第１図では
、左から２列目の第１の点はｆ。

及びｆ１５の加算値を示す。この加算１直は、計算装置
の入力にｆ。５ｆｌｓの順に入力された後、すなわち１
５クロック期間数値ｆｌｓを待った後でしか計算されな
い。

上述したように、記憶機能は第１型式の計算装置に備え
られている。これに対して、この機能は第２型式の計算
装置には備えられていない。この２つのタイプの計算装
置の機能は以下の事実を考慮して正当に配分される。す
なわち、この計算図に示す乗算−累積型の操作は、オペ
ランドの各組にしか作用しないのに、加算−減算型の操
作は、４値、８値もしくは１６値について行われる事実
である。第１型式の演算子は、これらの数多くの数値を
記憶するメモリを備えなければならない。第２型式の装
置のオペランドの各組を構成する２つの数値が１クロッ
ク期間しか期間的に離れていないように第１図を変更す
るならば、第２型式の演算子は必要不可欠ではない。

第３図は、上記目的のために第１図を参照して作図され
たものである。第２型式の計算装置の入力にはメモリが
ないので、装置は単純化され、またこの制御装置も単り
化される。

正及び逆変換値計算装置を構成する２つの型式の基本計
算装置を上述のように明確にした。次に第１図に示す計
算図を適合させてこの２つの型式の計算装置を使用可能
にし、且つこれら最小限の数の計算装置で作動できるよ
う、様々な計算ステップをある特定数の２つの型式の計
算装置に割り当てなければならない。

各々の数値と期間的に隣接する数値、すなわち第１図で
隣接する数値同士の数学的関係を保持すれば、中間計算
値が処理可能な順序は、変更可能である。直観的には、
これは結局、あたかも計算図の点の間が弾力性のある糸
で結ばれているかのように計算図の点を移動させること
に帰する。一方、中間計算値を遅延させるためには、い
くつかの一定遅延装置を付設すればよい。一定遅延装置
は、シフトレジスタを用いた単純な装置とすることもで
きる。

第３図は、第１図と同じ計算と同じ中間計算値からなる
計算図の１実施例を示すが、第３図では計算の時間的順
序が変更されており、第２型式の計算装置には１クロッ
ク期間と等しい期間に、実施される計算の各々に必要な
２つのオペランド値が入力される。図の最初の４行は変
更されない。

なぜなら、この最初の４行について第２型式の装置で実
施される操作は右端の最終列でしか行われず、問題は起
きないからである。

第１図では、左端から３列目までの列における操作で、
最初の４行に関するものは、加算減算のみであり、オペ
ランド値の順序について特定な条件は全くない。

次に第１図の第５．６．７及び８番目の行を検討する。

第２型式の計算装置を使用して、左から３番目の列及び
右端の最終列において計算を実行する。第３列では、２
つのオペランド値が連続する２つの行にあるので問題は
ない。

一方、右端の最終列では、Ｇ１及びＧ７を計算するため
のオペランド値は第５行及び第８行にあり、従って３ク
ロック期間離れている。この問題を解決するために、第
３列に新たな問題を生じさせてはいけない。つまり、数
値Ｇ、及びＧ３を算出する計算線を隣接するままにして
おかなければならない。第３図に示すように、Ｇ３及び
Ｇ５の値を算出する計算線の隣接関係を保持したまま、
Ｇ１及びＧ７の値を算出する計算線を、隣接させること
ができる。このとき、８１直ブロックに対する変換値は
、Ｇｏ　、Ｇ４．０２　、Ｇ６、Ｇ３、ＧＳ、Ｇ、　、
Ｇ、の順序で得られる。左から２番目の点列における第
５行乃至第８行の点は移動しない。

次に第１図の最後の８行を検討する。乗算累積操作は、
第２列、第４列及び右端の最終列で行われる。第２列で
は、Ｆｌ３及びＦ３の値を算出する計算線の隣接関係を
保持しつつ、Ｆ５及びＦｌｌの値を算出する計算線を隣
接させなければならない。

第４列では、Ｆ５及びＦｌｌの値を算出する計算線を隣
接させ、且つＦ９及びＦ７の値を算出する計算線を隣接
させなければならない。第６列では、Ｆｌ及びＦｌ５を
算出する計算線を隣接させ、Ｆ９及びＦ７を算出する計
算線を隣接させ、Ｆ５及びＦｚを算出する計算線を隣接
させ、且つＦｌ３及びＦ、を算出する計算線の隣接関係
を保持する必要がある。

上述の条件を要約すると、Ｆｌ３及びＦ３を算出する計
算線の隣接関係を保持したまま、Ｆ９及びＦ７を算出す
る計算線、Ｆｌ及びＦＩＳを算出する計算線、及びＦ５
及びＦｌｌを算出する計算線を隣接させなければならな
い。以上のことが、第３図でなされている。あらゆる中
間計算値は、移動し、初めの順序通りなのは変換すべき
値ｆ６乃至ｆ１５のみである。第１図を変更する際に同
一の基準に準拠して、第３図の計算図とは相違する計算
図を作成することもできる。

第３図の計算図を検討して、４値ブロック、８値ブロッ
クもしくは１６値ブロックのコサイン変換を行うのに必
要な基本計算装置の最小数を決定することができる。変
換すべき４つの数値ｆ。％ｆｌ　、ｆ２、ｆｉは、左か
ら第３番目の点列の最初の４つの点によって示されてい
る。４値ブロックでは、４オペランド値に関する加算減
算型の４操作を実施し、乗算累積型の２組の操作を実施
する必要がある。これらの乗算累積操作は、連続的に処
理可能な２組のオペランドに作用する。一方、２クロッ
ク期間中に、１対の乗算アキュムレータへ１組のオペラ
ンドを入力することができる。この間に、１対の乗算ア
キュムレータは、前段の１組のオペランドから決定され
た連続する２つの結果値を出力する。従って、第２型式
の基本計算装置１台で、°４値ブロックの正コサイン変
換に必要な乗算累積操作を行うことができる。

８値ブロックの正コサイン変換において、変換すべき数
値ｆ。乃至ｆ、は左から第２列の最初の８つの点によっ
て表わされる。まず、変換すべき８数値から２つの数値
を取出し、加算減算型の８操作によって８中間計算値を
計算する必要がある。

他方、４つの連続するオペランド値から４つの中間計算
値を算出する加算減算型の２組の操作を実施する必要が
ある。４クロック期間内に、第１型式の基本計算装置は
、連続的に４つのオペランド値を記憶すると同時に、前
段で記憶されたその４陪すなわう１６のオペランド値か
ら４つの計算結果値を出力することができる。従って、
８値ブロックの変換値計算時間に対応する８クロック期
間中、第１型式の計算装置でこの２組の操作を行うこと
ができる。

結局第３図の計算図によれば、乗算累積型の５組の操作
を行う必要がある。２クロック期間中、１対の乗算器、
アキュムレータは２オペランド値を記憶し、同時に連続
する２結果値を出力することができる。従って、８値ブ
ロックの変換値計算に付与された８クロック期間内に、
第２型式の基本計算装置で、４組のオペランド値から４
結果値を計算することができる。本ケースでは、計算す
べき結果値が５組あるので、第２型式の基本計算装置の
最小限必要数は２であり、この２つの装置のうち１つだ
けを常用して処理することはできない。

１６値ブロックのコサイン変換値の計算には、変換すべ
き１６数値から２つの数値をそれぞれ取出して、その各
々に加算減算型の１６の操作を実施する必要がある。１
６クロツク期間中、１６のオペランド値を記憶して、同
時に１６の結果値を連続的に出力することができる。従
って、連続する１６値から２つのオペランドを取出して
結果値を計算することができる第１の第１型式の基本計
算装置は、上述の１６の操作を行うのに必要且つ十分で
あり、１６値ブロックの変換時間は１６クロツク期間１
６・ＴＯに等しいので常時作動する。

第３図では、左から第２列の上半分及び左から第３列の
下半分において、連続する８値から取り出した２つのオ
ペランド値から、連続する８つの計算結果値を出力する
加算減算型の８つの操作を実施する必要がある。第２の
第１型式の基本計算装置は、この２組の操作を連続的に
行うことができ、この場合常時作動する。

左から第３列の最初の４行、左から第４列の第５行乃至
第８行、右端最終列の第９行乃至第１２行及び第１３行
乃至第１６行において、４つの数値から２つのオペラン
ドを取り出し、加算減算型の４組の４操作が行われる。

これら各操作には、それぞれ４クロック期間を要する。

従って、第３の基本計算装置は、１６値ブロックの変換
値計算の期間内に４組の操作を行うことができ、そのと
きこの基本計算装置は常時作動する。

１６値ブロックの変換値計算は全体として、２クロック
期間の計算時間に２つの結果値を算出する乗算累積型の
１３組の操作を必要とする。第２型式の基本計算装置は
、１６値の変換値計算に当てられた１６クロツク期間内
に８組の結果値しか出力することができないので、第２
型式の計算装置の最小限必要数は２である。しかし、少
なくともいずれか１つの装置は、常時は使用されない。

なぜなら第２型式の装置２つで、１６クロツク期間内に
結果値を１６組まで出力す−ることかできるからである
。

変換値から初期値ｆ。乃至ｆｌｓの数値を逆変換するの
に必要な計算は、第１図と同一の計算図で示されるが、
計算を逆方向、すなわち右から左へ、時間の水平軸を逆
向きにしてなされる。鉛直軸上の計算順序は、上から下
へでも、下から上へでも選ぶことができ、どちらでも相
違はない。

本実施例では、時間の鉛直軸もまた逆にされる。

各ブロックの正変換値は、Ｆｌｌ、Ｆ　Ｓ　、Ｆ　１３
、Ｆ３、ＦＩＳ、Ｆ　ｌ　、Ｆ７、Ｆ９　、ＦＩ４、Ｆ
Ｂ、ＦＩＯｓＦ２、Ｆ１２、Ｆ４　、Ｆｅ　、Ｆｏの順
序で装置に入力される。第４図は、第３図から導出した
逆変換のための計算図を示す。

基本計算装置の最小限必要数は、第４図の計算図から導
出することができ、その数は正変換のために第３図の計
算図から導出した結果と同じである。

４値、８値及び１６値の一次元ブロックの正コサイン変
換値計算装置及び逆コサイン変換値計算装置を以下に詳
述する。これらの装置は、正変換については第３図の計
算図、逆変換については第４図の計算図に従う計算を実
行する。

第５図は、第３図の計算図の一部を示すものであって、
第３図で点線で範囲を限定して示した４つの数値ｆｏ、
ｆ＋　、ｆ２及びｆ３のブロックの正変換計算に対応す
る。計算線は、図をより明解にするために省略した。長
方形へ６及びＰＭ５は、第１型式の計算装置Ａ６及び第
２型式の計算装置ＰＭ５で行われる計算の範囲を限定す
る。

第３図で明らかなように、４値ブロックの変換値計算は
非常に単純である。計算装置Ａ６は、最初の４クロック
期間内にｆ。５ｆｌｓｆ２、ｆ３の４値を連続的にオペ
ランド入力に受ける。第５番目乃至第８番目のクロック
期間内に、装置Ａ６の出力は４つの中間計算値ｇ３、ｇ
ｌ、Ｈ５、Ｈ６を出力する。第４番目及び第５番目のク
ロック期間中に、Ｈ３及びＨ４は装置Ｐ　Ｍ　５のオペ
ランド入力に連続的に入力される。第７番目及び第８番
目のクロック期間内に、装置ＰＭ５は連続的に数値Ｈ８
及びＨ＋を出力し、オペランド入力に連続的にＨ５及び
Ｈ６を受ける。第９番目及び第１０番目のクロック期間
内に、装置ＰＭ５は連続的にＨ２及びＨ３を出力する。

このとき、装置ＰＭ５は処理可能となり、装置Ａ６の出
力からの他の２つの中間計算値を連続的に受ける。従っ
て、計算装置ＰＭ５自体は、１ブロックの変換値計算に
おいて２回使用される。

４値変換計算時間は、合計して１０クロック期間である
。初期値が装置に入力されるのと同じリズムで変換値を
決定するには、現役のブロックの変換値計算が装置ＰＭ
５で行われている間に装置Ａ６では隣接する２つのブロ
ックの変換値計算を始めなければならない。このように
、４値の３つのブロックが１２クロック期間中に装置Ａ
５のオペランド入力に連続的に入力される。６クロツク
期間遅れて、装置Ａ５の出力は１２クロック期間中に１
２の変換値を出力する。

第６図は、４値ブロックの一次元コサイン変換計算装置
の１実施例の概略図である。この装置は連続的に変換す
べき数値を受ける入力端子６１を備えている。計算装置
Ａ６は、端子６１に接続するオペランド入力と計算装置
ＰＭ５の入力に固定接続する出力を備えている。計算装
置ＰＭ５の出力は、変換計算装置の出力端子６２に接続
されており、連続的に一連の変換値を出力する。

制御装置６３は、装置ＰＭ５の制御入力及び装置Ａ６の
制御入力に接続されており、これらの装置に期間ＴＯの
クロック信号及び初期設定信号を送信する。装置Ａ６及
びＰＭ５は、４クロック期間と等しい期間で周期的に作
動する。第１型式及び第２型式の計算装置の実施例につ
いては以下に詳述する。

第７図は、第４図の一部であって、４値ブロックの一次
元逆コサイン変換のために実施すべき計算を示しており
、長方形は第１型式の計算装置Ａ６゛及び第２型式の計
算装置ＰＭ５”の計算分担を示す。

第１番目及び第２番目のクロック期間中に、装置ＰＭ５
°は正変換値Ｈ３及びＨ２を受ける。第３及び第４番目
のクロック期間中に、装置ＰＭ５’は２つの中間計算値
を出力する。この第３番目及び第４番目のクロック期間
中に、同計算装置ＰＭ５°は連続的に他の２つの正変換
値Ｈ１及びＨ８を受ける。第５番目及び第６番目のクロ
ック期間中に第３番目及び第４番目の中間計算値を出力
する。４クロック期間遅れて、計算装置Ａ６’はそのオ
ペランド入力に連続的に４つの中間計算値を受け、連続
的に４つの逆変換値ｆ１、ｆ２、ｆ１、ｆｏを計算し、
この逆変換値を連続的に出力することができる。

４つの逆変換値計算は、１０クロック期間で行われる。

正変換の場合と同様、１２クロック期間中に連続する３
つの４値ブロックを装置オペランド入力に入力し、１０
クロック期間遅れて、次の１２クロック期間中に装置Ａ
６’の出力に１２の逆変換値を得ることができる。

第８図は、本発明による４値ブロックの一次元逆コサイ
ン変換計算装置の１実施例の概略図である。この実施例
では、入力端子８１は一連の正変換値を受け、これらを
計算装置ＰＭ５”のオペランド入力に入力する。計算装
置Ｐ　Ｍ　５　’の出力は、計算装置Δ６′のオペラン
ド入力に固定接続されている。計算装置Ａ６”の出力は
コサイン変換計算装置の出力端子８２に接続されており
、一連の逆変換値を出力する。

制御装置８３は、装置ＰＭ５′の制御入力及び装置Ａ６
”の制御入力に接続されており、これらの装置に期間Ｔ
Ｑのクロック信号及び初期設定信号を送信する。装置Δ
６°及びＰＭ５″は４クロック期間に等しい期間で周期
的に作動する。これらの装置は、以下詳述するように第
１及び第２型式の装置と類似する態様で実施される。

４値ブロックの正及び逆変換の極く単純なケースでは、
計算装置ＰＭ５もしくはＰＭ５’のいずれかを再使用す
るために切換えを行なう必要はない。

８値もしくは１６値ブロックの正もしくは逆変換のため
には、基本計算装置を再使用する際に切換えが必要であ
る。これらの切換によって、正変換の際には第３−に示
す計算の順序に対応し、逆変換の際に：ま第４図に示す
計算の順序に対応するような可変順序で、変換計算装置
の出力から出力される一連の数値の各々がそれぞれ式〔
３〕もしくは式（４）に適合するように、変換値計算装
置の入力及び出力間の基本計算装置は直列に接続される
。

変換計算装置を構成するのに必要な計算装置数と切換え
を実施する接続方法の複雑さは、各計算ステップが基本
計算装置の１つにどのように配合されているかに依存す
る。従って、この配分は以下の規則を順守してなされな
ければならない。

−基本計算装置の最小限必要数、すなわち最適数を決定
し、すべての装置が同一型式という場合を除いて、常時
作動するように各計算ステップを装置に配分すること。

−変換計算装置の入力が単一の基本計算装置の入力に固
定接続されるように、各ブロックのあらゆる変換値の第
１の計算ステップを同一の基本計算装置に配分すること
。

−変換計算装置の出力が単一の基本計算装置の出力に固
定接続されるように、１ブロックに対応するあらゆる変
換値の最終の計算ステップを同一の基本計算装置に配分
すること。

本発明による変換計算装置は、上記３規則を利用してい
る。

第９図は、第３図の計算図の１部分を示しており、８値
ブロックの変換値計算に対応する。第９図は、第３図の
点線で囲む部分に相当してふり、ここでは図を明解にす
るために計算線を省略した。

長方形は、様々な基本計算装置Ａ４、Ａ５、ＰＭ３、Ｐ
Ｍ４に配分された計算の範囲を限定する。

第９図では左の第１列は、第１型式の計算装置Ａ４で行
われる加算及び減算操作に対応するが、８クロック期間
中にｆ。乃至ｆ７の８つの変換すべき値を受けて、連続
的に８つの中間計算値を出力する。最初から４つの中間
計算値は第１型式の計算装置Ａ５に入力され、第５及び
第６番目の中間計算値は第２型式の計算装置ＰＭ４に入
力される。第７及び第８番目の中間計算値は、２クロッ
ク期間に等しい期間Ｔ４だけ遅れて、同じく計算装置Ａ
５に入力される。

遅延期間Ｔ４によって、装置Δ５への第７及び第８番目
の中間計算値を、及び第２型式の計算装置ＰＭ４を介し
て装置Ａ５へ第５及び第６番目の中間計算値を同期で入
力することができる。

こうして、４つの中間計算値は４クロック期間に装置Ａ
５に連続的に入力される。装置Ａ５は１回目及び２回目
に使用されて、４クロック期間に４つの数泣を算出する
４［直に関する２組の４値計算を行う。このように装置
Ａ５は、８値ブロックの変換に当てられた８クロック期
間中に８つの数値を計算する。すなわち、常時作動して
いることになる。装置Ａ５で処理する数値は、ある時は
装置Ａ４から、ある時は装置ＰＭ４から入力されるので
、実用的には切換えを実施する必要がある。

計算装置Δ５によって計算された中間計算値は、連続的
に変換値Ｇ。Ｎ　Ｇ４　、Ｇ２　、Ｇ３　、Ｇｓ、Ｇ７
、Ｇｌ　の順に算出する乗算アキュムレータ型の計算に
おいて処理される。これらの中間計算値は、連続する１
対の数値ごとに第２型式の計算装置ＰＭ３において処理
される。計算装置ＰＭ３は４回連続して１吏用される。

各使用期間は、それぞれ２クロック期間に等しい。変換
すべき８つの数値に対応する８クロック期間中に、装置
ＰＭ３は８つの数値を計算し、従って常時作動している
。

装置ＰＭ３による計算で処理される中間計算値は常に装
置Ａ５によって出力されるので、装置Ａ５及びＰＭ３の
接続は固定接続である。ＰＭ３及びＰＭ４間の計算配分
は、ＰＭ３の入力の切換を回避するという点で適正なも
のである。

第１０図は、本発明による８値ブロックの一次元コサイ
ン変換計算装置の１実施例の概略図である。

この実施例は、一連の変換すべき数値を受ける入力端子
１０１と、一連の変換値を出力する出力端子１０４と、
計算装置Ａ４、Ａ５、ＰＭ３及びＰＭ４と、接続装置１
０２と、制御装置１０３とから構成される。

入力端子１０１は、計算装置Ａ４のオペランド入力に接
続されている。装置Ａ４の出力は、接続装置１０２の第
１の入力に接続されている。接続装置１０２の第２の入
力は、計算装置ＰＭ４の出力に接続されている。接続装
置１０２の第１及び第２の出力は、それぞれ計算装置Ａ
５のオペランド入力及び計算装置ＰＭ４のオペランド入
力に接続されている。計算装置Ａ５の出力は、計算装置
ＰＭ３のオペランド入力に接続されている。計算装置Ｐ
Ｍ３の出力は、出力端子１０４に接続されている。制御
装置１０３は、計算装置Ａ３、Ａ４、ＰＭ３、ＰＭ４の
制御入力及び接続装置１０２の制御入力にそれぞれ接続
する出力端子を有する。

制御装置１０３は、初期設定信号を送信し且つ期間ＴＯ
のクロック信号を送信して、計算装置Ａ４、Ａ５、ＰＭ
３、ＰＭ４の装置の各々を制御する。

制御装置１０３は接続装置１０２を制御して、ある時は
装置Ａ５の入力にある時は装置ＰＭ４の入力に計算装置
Ａ４の出力を接続し、ある時は装置Δ４の出力にある時
は装置ＰＭ４の出力に装置Ａ５の入力を接続する。

上述のように、計算装置Ａ５及びＰＭ３は直列に固定接
続される。

装置１０２は、切換え機能及び遅延機能を有する。

第１Ｏ図では、切換え機能は装置１０２の２つの入力に
それぞれ接続する２つの鉛直導線及び３つの水平導線で
接続される切換えマトリックスによって表わされている
。２つの水平導線は装置１０２の２つの出力に直接接続
しており、３番目の水平導線は遅延時間Ｔ４を引き起こ
す装置１０５を介して装置１０２の第１の出力に接続し
ている。装置１０２によって実施される可変接続は、水
平導線及び鉛直導線の交点である黒点によって表わされ
ている。

第１１図は、現役のブロックである８値ブロックの変換
に対する本実施例の機能を示すクロノグラムである。こ
の図は、前段のブロック及び次段のブロックの実施例の
機能をも示す。最初の８クロック期間中に、装置Ａ４は
連続して８つの変換すべき数値を入力に受ける。これら
の数値は、第１１図では単純に０から７の番号順に指定
される。

装置Ａ４は連続して８つの中間計算値を計算し、次の８
クロック期間に出力する。これらの中間計算値は単純に
０から７の番号順に指定される。

第９乃至第１２番目のクロック期間中に、装置Ａ４の出
力は装置Ａ５の入力に接続装置１０２を介して接続し、
番号０．１．２．３で指定する最初の４つの中間計算値
を、クロック期間ＴＯの２倍に等しい期間Ｔ４だけ遅延
させて装置Ａ５に入力する。

第１３及び第１４番目のクロック期間中に、Ａ４から出
力される。第４及び第５列の中間計算値は、接続装置１
０２の切換えによって遅延なく　Ｐ　Ｍ　４に転送され
る第１５及び第１６番目のクロック期間中に、装置ＰＭ
４は番号４及び５で指定する２つの新しい中間計算値を
出力し、この２つの中間計算値はその間に切換えられた
接続装置１０２を介して遅延なく装置Ａ５に転送される
。

第１７及び第１８番目のクロック期間中に、装置Ａ４か
ら出力された第６列及び第７列の中間計算値も、接続装
置１０２を介して装置Ａ５に転送される。

但し、第６及び第７列の中間計算値は、接続装置１０２
において期間Ｔ４だけ遅延されて、既に装置Ａ５に記憶
する最初の６つの中間計算値と再び同期で処理される。

装置Ａ５によって計算された数値は、４つのオペランド
値となる。装置Ａ５は、４クロック期間遅延の後に、結
果値を出力することができる。装置Δ５は、第１５乃至
第１８番目のタロツク期間内に最初の４つの数値を出力
し、次に第１９乃至第２２番目のクロック期間内に他の
４つの数値を出力する。

これらの結果値は計算装置ＰＭ３に転送され、そこで、
２数値ずつ処理して８つの変換値を計算する。

この８つの変換値の第１番目の数値は、装置ＰＭ３のオ
ペランド入力と比べて２クロック期間だけ遅延して処理
可能になる。結論として、現役ブロックの８値を変換す
る計算は、２４クロック期間に及ぶ。

装置Ａ４、Ａ５及びＰＮ３は、２４クロック期間中１６
クロツク期間は明らかに使用可能である。このため、前
段ブロック及び次段ブロックと並行して現役ブロックを
処理することができる。装置ＰＭ４は、１つのブロック
を処理する２クロック期間しか使用されないので、さら
に空き時間を有することになる。

この時間関係図により、現役ブロックを処理する各クロ
ック期間になすべき接続が決定される。

これらの接続は次に掲げる第１表を左から右へ読んで明
らかになる。例として、 −Ａ４−ＰＮ２は、Ａ４の出力がＰＮ２のオペランド入
力に接続されていることを示す。

Ｐ　Ｍ　４−Ａ５は、Ｐ　ｉｖｌ　４の出力がＡ５のオ
ペランド入力に直接接続されていることを示す。

−Ａ４−Ａ３　（Ｔ４）は、Ａ４の出力が、遅延Ｔ４を
引起こす装置１０５を介してＡ５のオペランド入力に接
続されていることを示す。

前段ブロックに対する装置の機能を示す時間関係図は、
第１１図の時間関係図を８クロック期間移動させて得ら
れる。同様に、次段ブロックに対する装置の機能を示す
時間関係図は、第１１図の時間関係図を反対方向に８ク
ロック期間移動させて得られる。また、第１表をもとに
８クロック期間移動させて、前段ブロック変換のための
接続を示す表と次段ブロック変換のための接続を示す表
を作成することがセきる。さらに各基本計算装置の機能
は、１ブロック変換のための期間として、８クロック期
間を必要とする。このため、現役ブロック、前段ブロッ
ク及び次段ブロックの同時変換のためになすべき接続は
、第１乃至第８番目のクロγり期間、第９乃至第１６番
目のクロック期間及び第１７乃至第２４番目のクロック
期間にわたる期間に対する同一接続から構成される表に
よって、その概要が示される。従って、これらの接続を
要約する表は、第１乃至第８番目のクロック期間にわた
る期間だけを検討して単純化される。

第２表 当然に、装置Ａ５の出力と装置ＰＭ３のオペランド入力
の接続は、巴定接続である。接続装置１０２によって行
われる可変接続は、以下の第３表にその概要が示される
。

計算装置Ａ４、Ａ５、ＰＭ４、ＰＭ３及び接続装置１０
２は、後述する第１型式及び第２型式の計算装置、及び
接続装置の態様と類似する態様で実施される。Ｆｏ乃至
Ｆ７の順序で変換値を逆変換する必要があるときは、８
値ブロックの順序を変える装置を製作し、これを変換計
算装置の出力端子１０４に接続することで対処できるこ
とは、当業者にとって明らかである。

第３図の計算図の変形例が存在するように、第９図の変
形例も同様に存在する。従って、第１０図に示す装置の
変形実施例が存在する。これらの変形例は計算順序に関
係するので、なすべき接続は別の表によらなければなら
ない。

第１２図は、第４図に示す計算図の一部分であり、Ｇ８
、Ｇ７、Ｇ５、Ｇ３、Ｇ６、Ｇ２、Ｇ４、Ｇｏの順序で
示す変換値から逆変換値ｆ。乃至ｆ７を計算するための
ものである。長方形は、各基本計算装置に配分された計
算範囲を限定する。２つの第１型式の装置Ａ４″及びＡ
５″と２つの第２型式の装置ＰＭ３’及びＰＭ４°を利
用して、すべての計算を行うことができる。左から第１
番目の列で、装置ＰＭ３’は第１組及び第２組の乗算−
累積操作を行う。左から第２番目の列で、計算装置Ａ５
°は４値から２つのオペランドを取り出して行う４つの
加算−減算型の操作からなる第１組の操作を実行し、次
に装置ＰＭ３”は第３組及び第４組の乗算−累積操作を
実行する。左から第３番目の列では、２つの中間計算値
は２クロック期間に等しい遅延期間Ｔ４の後にそのまま
転送され、計算装置ＰＭ４°は１組の乗算−累積操作を
実行し、装置Ａ５′、は加算−減算型の４つの操作から
なる第２組の操作を実行する。右端の最終列では計算装
置Ａ４’は８値から２つのオペランド値を取り出して加
算−減算型の８操作を実行する。

第１３図は、本発明による８値ブロックの逆コサイン変
換計算装置の１°実施例の概略図である。入力端子１３
１は、一連の変換すべき数値を受け、これらを計算装置
ＰＭ３’のオペランド入力に入力する。装置ＰＭ３°の
出力は、計算装置Ａ５’のオペランド入力に固定接続さ
れている。出力端子１３４は、変換計算装置の出力をな
しており、計算装置Ａ４’の出力に接続されている。

接続装置１３２は、それぞれ計算装置Ａ５’の出力及び
計算装置ＰＭ４°の出力に接続する２つの入力を備えて
おり、また、それぞれ計算装置ＰＭ４”のオペランド入
力及び計算装置Ａ４’のオペランド入力に接続する第１
及び第２の出力を備えている。接続装置１３２は、切換
及び遅延機能を有する。これらの機能は、接続装置１３
２０２つの入力にそれぞれ接続する２つの鉛直導線と３
つの水平導線からなる切換えマトリックスによって表わ
される。２つの水平導線は、装置１３２の２つの出力に
直接接続し、第３の水平導線は、遅延期間Ｔ４′を引起
こす装置１３５を介して装置１３２の第２の出力に接続
される。装置１３２によってなされる可変切換えは、鉛
直及び水平導線の交点の黒点により表わされている。制
御装置１０３は、各計算装置ＰＭ３’　、ＰＭ４°、Ａ
４′、Ａ５°に初期設定信号及び期間ＴＯのクロック信
号を出力し、接続装置１３２に制御信号を出力する。

第１４図は、本実施例の機能を示すクロノグラムである
。最初の８クロック期間中に、計算装置ＰＭ３’は０乃
至７の番号順序で指定された８つの変換値を受けて記憶
する。第３番目乃至第１０番目のクロック期間に、装置
ＰＭ３″は本装置への変換値の入力に比して２クロック
期間遅れて、０乃至７の番号順序で指定された一連の８
つの中間計算値を出力する。これらの中間計算値は、処
理可能になるとすぐに、装置Ａ５°に記憶される。装置
Ａ５’は、ＰＭ３’が出力する最初の４つの中間計算値
を記憶し、次に第７番目乃至第１０番目のクロック期間
中に、ＰＭ３’が出力する池の４つの中間計算値を記憶
すると同時に４つの結果値を出力する。装置Ａ５′は、
第１１番目乃至第１４番目のクロック期間中に他の４つ
の結果値を出力する。

装置Ａ５’が出力する最初の２つの数値及び最後の４つ
の数値は、接続装置１３２を介して装置Ａ４′に２クロ
ック期間に等しい期間Ｔ４だけ遅れて転送され、記憶さ
れる。番号２及び３で指定された第３番目及び第４番目
の数値ｉよ、第９番目及び第１０番目のクロック期間中
に接続装置１３２を介して、装置ＰＭ４’に遅延するこ
となく転送される。第１１番目及び１２番目のクロック
期間中に、装置ＰＭ４°は、接続装置１３２を介して装
置Ａ４′の入力に遅延することなく転送された２結果値
を出力する。第１４図のクロノグラムで明らかなように
、装置Ａ４°に入力された８中間計算値の順序は、変換
値の入力順序に対応し、且つこれらの８つの数値を記憶
及び処理する装置Ａ４′の作動時間は全体で８クロック
期間に等しい。第１７番目乃至第２４番目のクロック期
間中に、装置Ａ４’は連続して逆変換値である８つの数
値を出力する。従って、８値ブロックの逆変換は、２４
クロック期間に及ぶ。以下第４表に、１つの８値ブロッ
ク、つまり現役ブロックの変換のためになすべき接続を
列挙する。

第４表 第１４図のクロノグラムによれば、合計変換時間である
２４クロック期間中に少なくとも１６クロツク期間に等
しい期間は、基本計算装置が作動しないということが明
らかである。

従って、他の２つの８１直ブロックの変換に必要な計算
を同時に行うことができる。現役ブロックに後続するブ
ロック及び現役ブロックに先行するブロックに対応する
クロノグラムは、第１４図のクロノグラムを８クロック
期間だけ単純に移動させて作成することができる。同様
の方法で、次段ブロック及び前段ブロックの逆変換のた
めになすべき接続を示す２つの表を作成することができ
る。

次表は、各々の計算装置の８クロック期間に等しい機能
時間を考慮して、これらの３ブロックを同時に変換する
のになすべきあらゆる接続の概要を示す。

正変換装置の場合同様、逆変換装置に関しても多数の変
形例が可能である。計算装置ＰＭ３′、ＰＭ４′、Ａ４
’　、Ａ５’及び接続装置１３２は、後述する第１型式
及び第２型式の計算装置、及び接続装置の実施例に類似
する態様で実施される。

入力数値がＧ１、Ｇ７、Ｇ５、Ｇ３、Ｇ６、Ｇ２、Ｇ４
、Ｇｏの順序では処理できない場合、これらの数値を装
置に入力する順序を変える装置を製作して何処できるこ
とは、当業者には明らかである。

装置ＰＭ３“の出力と装置Ａ５’のオペランド入力との
接続は、固定接続である。従って接続装置１３２によっ
てなすべき接続は、以下の第６表に示す接続に限定され
る。

第１５図は、１６値ブロックの正コサイン変換のために
第３図の計算図から作成された図である。数値間の数学
的関係を表わす結線は図示を省略した。

長方形は、基本計算装置Ａ１、Ａ　２、−Ａ　３、ＰＭ
ｌ、ＰＭ２に配分された演算操作範囲を限定する。

計算装置Ａ１、Ａ２、Ａ３は、第１型式である。

計算装置ＰＭ１及びＰＭ２は第２型式である。ここに示
す装置数は、第３図に示す計算全体を実行するための、
最小限必要数すなわち最適数に等しい。また、可能な限
り単純な接続装置によって１／ＴＯのリズムで変換値計
算を行うように、上記の計算装置を組合わせなければな
らない。既に定義した規則に従って、これらの基本計算
装置に計算が配分される。

左の第１列で、装置Ａ１は１６の変換すべき数値ｆｏ乃
至ｆ１５の中から取出した２つのオペランドについて加
算−減算型の１６の操作を連続的に行い、１６の中間計
算値を出力する。計算装置Ａ２は、装置Ａ１が出力する
最初の８つの中間計算値から取り出した２つのオペラン
ドについて加算−減算型の８つの操作を行う。続いて、
装置ＰＭ２は、装置Ａ１が出力する後続の中間計算値の
２組について乗算−累積型の２組の操作を行い、４個の
中間計算値を計算する。装置Ａ１が出力する残りの４つ
の中間計算値は、期間Ｔ１だけ遅れてそのまま転送され
る。

左から第３番目の列では、装置Ａ２が算出する最初の４
つの数値は装置へ３によって処理される。

装置Ａ３は、加算−減算型の４操作施して他の４つの中
間計算値を算出する。次に、装置ＰＭ２は、装置Ａ２が
出力する他の２つの中間計算値について１組の乗算−累
積型の操作を実行する。装置Ａ２が出力する残りの２つ
の中間計算値は、変更なく、期間Ｔ２だけ遅れて、その
まま転送される。

装置ＰＭ２によって計算された４つの中間計算値、及び
期間Ｔ１だけ遅れて転送された中間計算値について、装
置Ａ２により加算−減算型の８操作が実行される。

左から第４番目の列では、装置へ３が算出する４つの中
間計算値について、装置ＰＭＩにより乗算−累積型の２
組の傑作が実行される。

次に、装ｒｔＰＭ２によって計算された２つの中間計算
値及び期間Ｔ２だけ遅れて転送された２つの数値につい
て、装置Ａ３より加算−減算型の４操作が実行される。

装置Ａ２によって計算された２つの中間計算値について
、装置ＰＭ２より乗算−累積型の２つの操作が実行され
る。装置Ａ２によって決定された４つの数１直は、期間
Ｔ２だけ遅れてそのまま転送される。装置Ａ２によって
計算された残りの２つの中間計算値について、装置ＰＭ
２により乗算−累積型の２つの操作が実行される。

左から第５番目の列では、装置ＰＭ１は、装置Ａ３が算
出する４つの中間計算値について連続的に２組の乗算〜
累積型の操作を行う。装置Ａ３は、装置ＰＭ２によって
算出された２つの中間計算値と期間Ｔ２だけ遅れて転送
された２つの中間計算値について加算−減算型の４つの
操作を行う。次に、期間Ｔ２だけ遅れて転送された他の
２つの中間計算値及び装置ＰＭ３によって算出された他
の２つの中間計算値について、装置Ａ３は、加算−減算
型の４つの操作を新たに実行する。

左から第５番目の列では、装置へ３が算出する４つの中
間計算値について、装置ＰＭＩは乗算−累積型の２組の
操作を連続的に行う。装置ＰＭ２が算出する２つの中間
計算値及び期間Ｔ２だけ遅れて転送された２つの中間計
算値について、装置Ａ３は加算−減算型の４つの操作を
行う。次に、期間Ｔ２だけ遅れて転送された他の２つの
中間計算値と装置ＰＭ２が算出する他の２つの中間計算
値について、装置Ａ３は加算−減算型の４つの操作を行
う。

右端の最終列では、装置へ３が連続的に出力する８値に
ついて、装置ＰＭＩは連続的に乗算−累積型の４組の操
作を行う。

上述の演算の基本計算装置への配分法の結果、計算装置
ＰＭ１は、１つの１６値ブロックの処理時間に対応する
１６クロツク期間中作動することになる。すなわち、装
置ＰＭＩは常時作動する。１６の中間計算値を算出する
計算装置Ａ１．８つの中間計算値を２回算出する計算装
置Ａ２．４つの中間計算値を４回算出する計算装置へ３
に一ついても同様である。計算装置ＰＭ２だけは、常時
作動しない。なぜならＰＭ２は、８組の操作を行うこと
が可能な１６クロツク期間中に、５組の乗算−累積型の
傑作を実施するからである。

装置ＰＭＩ及びＰＭ２間の乗算−累積型の操作の配分と
して、別の配分も考えられる。しかし、不実施゛例で実
施された配分では、装置ＰＭＩに入力されるオペランド
は常に装置Ａ３の出力値であり、従ってＡ３の出力とＰ
ＭＩのオペランド入力を固定接続となるという特長を有
する。更に、変換計算装置の入力は、装置Ａ１の入力に
固定接続され、且つ変換計算装置の出力は、装置ＰＭＩ
の出力に固定接続されている。この固定接続によって、
接続装置を単純化することができる。

第１６図は、１６値ブロックの正コサイン変換計算装置
の実施例の概略図である。この装置では、第１５図の計
算図に適合するよう、基本計算装置Ａ１、Ａ２、Ａ３１
．ＰＭＩ及びＰＭ２の装置に各操作を配分している。入
力端子１６１は、一連の変換すべき数値を受け、これら
の数値を計算装置ＡＩのオペランド入力に入力する。出
力端子１６４は変換計算装置の出力端子をなし、一連の
変換値を算出する計算装置ＰＭＩの出力に接続されてい
る。接続装置１６２は、装置Ａ１、ＰＭ２及びＡ２の出
力にそれぞれ接続する３つの入力を備え、且つ装置Ａ２
、Ａ３及びＰ　Ｍ　２のオペランド入力にそれぞれ接続
する第１、第２及び第３の出力を備えている。

装置Ａ３の出力は、計算装置ＰＭＩのオペランド入力に
接続されている。制御装置１６３は、計算装置Ａ１、Ａ
２、Ａ３、ＰＭ１、ＰＭ２及び接続装置１６２の各々の
制御入力に接続されている。

接続装置１６２は、３つの鉛直導線Ｂ１、Ｂ２、Ｂ３及
び６つの水平導線のマトリックスで表わす切換え装置と
、それぞれ遅延期間Ｔｌ、Ｔ２及びＴ３を引起こす３つ
の遅延装置１６５．１６６及び１６７とを備えている。

マトリックスの３つの鉛直導線Ｂ０、Ｂ２及びＢ３は、
それぞれ装置ＰＭ２、Ａ１及びＡ２の出力に接続する装
置１６２の３つの入力をなす。マトリックスの３つの水
平導線は、装置１６２の３つの出力を構成する。マ）　
ＩＪワックス他の３つの水平導線は、それぞれ遅延装置
１６５．１６６及び１６７に接続されている。遅延装置
１６５の出力及び遅延装置１６７の出力は、疑続装置１
６２の第１の出力に接続されている。遅延装置１６５の
出力は、接続装置１６２の第２の出力に接続されている
。

第１７図は、現役ブロックである１６値ブロックの処理
に対する本実施例の機能を示すクロノグラムである。同
じクロノグラムを用いて、現役ブロックに先行するブロ
ック及び後続するブロックの変換についても、その機能
を示すことができる。

最初の１６クロツク期間中に、変換すべき数値は連続的
に装置ＡＩに記憶される。第１７番目乃至第３２番目の
クロック期間中に、装置Ａ１は連続して１６の中間計算
値を出力する。そのうちの最初の８つの中間計算値は装
置Ａ２に転送されて記憶され、次の４つの中間計算値は
装置ＰＭ２に転送されて記憶され、最後の４つの中間計
算値は接続装置１６２を介して装置Ａ２に期間ＴＩだけ
遅延されて転送される。

第２５８目乃至第３２番目のクロック信号期間中に、装
置Ａ２は、前段に入力された８値から算出した一連の計
算値を出力する。装置Ａ２によって出力され、番号０乃
至３で指定された最初の４つの数値は、２クロック期間
に等しい期間Ｔ２だけ遅延されて装置１６２を介して装
置へ３に転送され、装置Ａ３に記憶される。装置Ａ２が
出力する番号４及び５で指定された第５番目及び第６番
目の数値は、接続装置１６２を介して、装置ＰＭ２に直
接転送される。装置Ａ２が出力する番号６及び７で指定
された第７番目及び第８番目の数値は、第３３番目及び
第３４番目のクロック信号期間中に接続装置１６２を介
して、装置Ａ３に期間Ｔ２だげ遅延されて、転送される
。

第２７番目乃至第３２番目のクロック信号期間中に、Ｐ
Ｍ２の出力は一連の６つの数値を出力する。番号８．９
．１０．１１で指定されたこれら６つの数値のうち最初
の４つの数値は、ＡＩが出力する番号８．９．１０．１
１で指定された数値から算出されたものである。これら
の数値は１４クロック信号期間に等しい期間Ｔ３だけ遅
延されて、接続装置１６２を介して装−Ａ２に記憶され
る。第３１番目及び第３２番目のクロック信号期間に、
装置Ａ２が出力する番号４及び５で指定された数値から
算出された、ＰＭ２が出力する番号４及び５で指定され
た数値は、接続装置１６２を介して装置Ａ３に転送され
記憶される。

第３１番目乃至第３８番目のクロック期間中に、装置Ａ
３は番号０乃至７で指定された８つの数値を出力する。

該８つの数値は、装置ＰＭＩの入力に転送されて記憶さ
れる。装置ＰＭＩは、番号０乃至７で指定された８つの
数値を計算して、第３３番目乃至第４０番目のクロック
期間中に出力する。これらの数値は算出すべき変換値の
最初の８つの数値である。

２クロック期間分の遅延期間Ｔ２によって、番号０乃至
７で指定される中間計算値は、Ａ２の出力におけるこれ
らの数値の出力順に対応した順序で装置Ａ３に入力され
る。遅延期間Ｔ２は、番号４及び５で指定された数値を
ＰＭ２が計算するのに必要な時間に相当する。この遅延
期間によって、番号０乃至３で指定された数値及び番号
６及び７で指定された数値を番号４及び５で指定された
数値と再び同期で処理することができる。

遅延期間Ｔ１及びＴ３は、相異なる機能を果たす。第１
７図で明らかなように、これらの遅延期間によって全体
を２つの組の計算に分ける。その期間的な隔たりは、約
１６クロツク期間に及ぶ。第１５図から遅延期間Ｔ１は
、装置ＰＭ２における計算時間を埋合せるために必要な
ことがわかる。実際、ＰＭ２での計算時間を埋合せるに
は２クロック期間で充分だが、約１６クロツク期間を隔
てて計算を２つの組に分けるには、１６クロツク期間に
等しい遅延期間Ｔ１をとることになる。計算を２つの組
に分離することゆ（第１５図の計算図に示されていない
のは、遅延期間Ｔ３がこの計算図に表われていないから
である。

第２組の計算は、計算装置Ａ２、ＰＭ２、Ａ３及びＰＭ
Ｉを再使用して行われる。番号８乃至１１で指定された
４つの数１直は接続装置１６２によって期間Ｔ３だけ遅
延された後、第４１番目乃至第４４番目のクロック期間
中に装置Ａ２に記憶される。次に、接続装置１６２によ
って期間Ｔ１だけ遅延された後、第４５番目乃至第４８
番目のクロック期間中に、装置Ａ１が出力する番号１２
乃至１５で指定された数値が装置Ａ２に記憶される。

第４９番目及び第５０番目のクロック期間中に、装置Δ
２が算出する番号８及び９で指定された数値は装置ＰＭ
２に転送されて記憶されて処理される。

第５１番目及び第５２番目のクロック期間中に、装置Ｐ
Ｍ２は、番号８及び９で指定された別の２つの計算値を
出力する。これらの数値は処理可能になると直ちに、接
続装置１６２によって装置Ａ３の入力に転送される。第
５１番目乃至第５４番目のクロック期間中に、装置Ａ２
の出力は接続装置１６２によって装置Ａ３の入力に接続
され、期間Ｔ２だけ遅れ番号１０乃至１３で指定される
数値を記憶する。

第５５番目及び第５６番目のクロック期間中に、番号１
４及び１５で指定された数値は、接続装置１６２によっ
て装置Ａ２の出力から装ｆｆｉＰＭ２の入力へと転送さ
れる。これらの！７１．値は処理されて、番号１４及び
１５で指定された２つの別の計算値になり、第５７番目
及び第５８番目のクロック期間中に装置ＰＭ２から出力
される。

第５７番目乃至第６２番目のタロツク期間中に、装置Ａ
３は、番号８乃至１５で指定された８つの数値を出力す
る。該８つの数値は、ＰＭＩの入力に転送されて記憶さ
れる。装置ＰＭＩは、番号８乃至１５で指定された８つ
の新しい数値を計算して、第５７番目乃至第６４番目の
クロック期間中に出力する。

これらの数値は、算出すべき変換値の最後の８つの数値
である。

第１７図のクロノグラムから、現役ブロックの変換値計
算を実行する基本計算装置間でなすべき接続を示す表を
作成することができる。

第７表 １′Ｒ７男　（鉢去） 第１７図のクロノグラムに類似するクロノグラムを、現
役ブロックに後続する３つの１６値ブロック及び現役に
先行する３つの１６値ブロックの変換に関しても作成す
ることができる。これらのクロノグラムは、互いに適宜
１６クロツク期間だけ移動させて得ることができる。同
様に、現役ブロックの変換の接続に関する表のクロック
期間数をシフトして、これらのブロック変換の各々のた
めになすべき接続を示す表を作成することができる。

各基本計算装置は１６の変換値の計算に付与された期間
、すなわち１６クロツク期間に等しい周期で作動するの
で、６４クロック期間中に、変換計算装置は６４の変換
値を算出する。したがって、これらの基本計算装置を接
続する接続装置１６２も同様に１６クロツク期間に等し
い周期で作動する。４つのブロックの同時変換のために
なすべき接続については、１６クロツク期間だけに対応
する次表にその概要が示される。

装置へ３の出力と装置ＰＭＩの入力は、固定接続である
。接続装置１６２によってなすべき可変接続については
、以下の表にその概要を示す。

第９表 前述したように、第３図の計算図は、中間計算値間の数
学的関係を順守しつつ、中間計算値の順序を置換するこ
とによって、第１図の計算図から作成されたものの１例
である。従って、１クロック期間と等しい期間に乗算−
累積型の操作の各組に必要な２つのオペランド値を計算
するという同様な制約を順守して、第３図の計算図に類
似する別の計算図を作成することができる。例えば、第
３図てＦ９及びＦｌの数値の算出線の組とＦｌ及びＦｌ
５の数値の算出線の組を置換することができる。あるい
は、Ｆ３及びＦｌｌの数値の算出線の組とＦ５及びＦｌ
ｌの数値の算出線の組を置換することができる。上記の
２つの例では、右の最後から２番目の列の計算は、第１
５図の実施例中のＡ３のように、４値から取り出した２
つのオペランド値について加算−減算型の操作を行う計
算装置を使用してなされる。

上述の計算順序が変われば、当然のことながら、各計算
スラップに対する基本計算装置を直列に接続する方法が
変わる。従って、本発明の範囲は、前記の表で説明した
実施例に同等限定されない。

基本計算装置の最適数と、１ブロック処理の最大作動時
間及び最大限数の接続固定維持等の規則、すなわち各装
置への計算配分規則とを知りさえすれば、当業者は嘩々
な第３図の変形例を容易に理解することができるからで
ある。

第１８図は、第１６図に示す実施例の詳細概要図である
。この装置を更に８値ブロックと１６値ブロックに交互
に適応することができる。特に、切換装置２１４により
計算装置Ａ１に分路を置くことができる。この図は、特
に第１型式の基本計算装置Ａ２、第２型式の基本計算装
置ＰＭ２及び接続装置１６２の実施例を示す。計算装置
Ａ１及びＡ３は、装置Ａ２と類似する態様で実施できる
。計算装置ＰＭＩは、装置ＰＭ２と類似する態様で実施
できる。

接続装置１６２は、Ｂ＋　、Ｂ２　、Ｂ３で示す３つの
バスを備えている。これらのバスは、第１６図では切換
えマトリックスの鉛直導線によって示されている。この
切換マトリックスの水平導線は、実際にはレジスタ２０
０乃至２０６で実現されている。

これらのレジスタの入力は、バスＢ、　、Ｂ２及びＢ３
に接続されている。レジスタ２００．２０３．２０４、
及び２０５は１値に対応する容量を有する。レジスタ２
旧、２０２．２０６は、シフトレジスタで、各々期間Ｔ
１、Ｔ３及びＴ２の遅延を実行することのできる容量を
有する。

レジスタ２００乃至２０６の各々は、１クロック期間ご
とに入力される数値の書込みを行うクロック入力を備え
ている。また、レジスタ２００乃至２０６の各々は、通
常ハイインピーダンスを有する出力を可能化する制御入
力を備えている。このクロック入力及び制御入力は、第
１８図で図示を省略した接続により制御装置１６３に接
続されている。

接続装置１６２の第１の入力は、計算装置Ａ１の出力に
接続されており、レジスタ２旧の直列入力、レジスタ２
０２の直列入力及びレジスタ２０３の入力に接続するバ
スＢ２への接続を可能化する。接続装置１６２の第２の
入力は、レジスタ２０００入力及びレジスタ２０５の入
力が接続するバスＢ１に接続されている。装置１６２の
第３の入力は、レジスタ２０４の入力及びシフトレジス
タ２０６の直列入力が接続するバスＢ３に接続されてい
る。

レジスタ２００の出力、レジスタ２０１の出力及びレジ
スタ２０２の出力は、装置１６２の第１の出力を構成す
るバス２０７に並列に接続する。レジスタ２０３の出力
及びレジスタ２０４の出力は、装置１６２の第３の出力
を構成するバス２０８に並列に接続する。

レジスタ２０５の出力及びシフトレジスタ２０６の直列
出力は、装置１６２の第２の出力を構成するバス２０９
に並列に接続する。レジスタ２０１乃至２０６の各々は
、制御装置１６３が出力するクロック信号Ｈを受けるク
ロック入力を備え、且つ制御装置１６３が出力する制御
信号Ｅｏ　ＳＥ＋　、　Ｂ２　、Ｂ３　、Ｅ４Ｅｓ　、
Ｅｓを受ける出力可能化入力を備えている。

出力可能化信号がないときには、各レジスタの出力はハ
イインピーダンスを有し、従って接続するバスに作用し
ない。

これらの制御信号によって第９表で上述した１６値ブロ
ックの接続もしくは第３表で上述した８値ブロックの接
続を行うことができる。８値ブロックを変換するには、
装置Ａ１は転送可能となり、装置Ａ２、Ａ３、ＰＭＩ及
びＰＭ２はそれぞれ装置Ａ４、Ａ５、ＰＭ３及びＰＭ４
の機能を果たし、遅延期間Ｔ４及びＴ２をともに２クロ
ック期間に等しくする。例えば、計算装置Ａ２の出力を
計算装置ＰＭ２の入力に接続するには、制御装置は信号
Ｅ、を発信して装置ＰＭ２の入力にレジスタ２０４の内
容の転送を可能化する。レジスタ２０４は、バスＢ、上
に現われ、クロック信号Ｈの作用によって記憶された数
値を記憶している。

変換計算装置は、処理すべき数値ブロック長を示す論理
信号Ｔを入力端子１６７に受ける。この信号は特１；切
換装置２１４を制御して、８値ブロック変換の間装置Ａ
１に分路を置く。

本実施例では、８つの数値から取り出した２つのオペラ
ンド値について加算もしくは減算操作を行う計算装置Ａ
２は、１６値の容量を有する４づのＲＡＭ２１０．２１
１．２１２．２１３、制御装置２２０、加減算器２１５
及びレジスタ２１６を備えている。装置Ａ２の入力はバ
ス２１７に接続されており、バス２１７にはＲＡＭ２１
０乃至２１３のデータ入力が並列に接続されている。メ
モリ２１０及び２１２の出力は、加減算器２１５の第１
の入力に接続するハス２１８に並列に接続されている。

メモリ２１１及び２１３の出力は、加減算器２１５の第
２の入力に接続するバス２１９に並列に接続されている
。加算器２１５の加算減算制御入力は制御装置２２０の
出力に接続されており、＋／−で示される制御信号を受
ける。加減算器２１５の出力は、レジスタ２１６の入力
に接続されている。レジスタ２１６の出力は、装置Ａ２
の出力を構成する。

メモ！Ｊ　２１０乃至２１３の各々は、図示を省略した
接続によって装置２２０の出力に接続する、読出し制御
入力と書込み制御入力を備えている。装置２２０は、端
子１６７が出力する信号Ｔ及び制御装置１６３が出力す
るクロック信号Ｈ及び初期設定信号Ｉを受ける。装置２
２０は信号Ｔに従い、１６クロツク期間に等しい周期で
作動して１６値ブロックを変換し、あるいは８クロック
期間に等しい周期で作動して８値ブロックを変換する。

装置２２０は、入力端子１６７が出力する信号Ｔ及び制
（和信号１６３が出力する信号Ｉ」及びＩを受ける。

装置２２０は、最初の８クロック期間中にはメモＩＪ　
２１．０及び２１１において、次の８クロック期間中に
はメモリ２１２及び２１３において、装置Ａ２に入力す
る数値の書込みを制御する。次の８クロック期間に、こ
の装置はメモリ２１０及び２１１における読出しを制御
する一方、メモリ２１２及び２１３における書込みを制
御する。２つのメモリ２１０及び２１１もしくは２１２
及び２１３での書込みの間、装置２２０は２つのメモリ
に同じ書込みアドレス信号を出力する。２つのメモリ、
２１０及び２１１もしくは２１２及び２１３での読出し
の間、装置２２０は第３図の計算図に適合するように２
つのメモリに相違するアドレス信号を出力し１、相違す
るアドレスでメモリに記憶する２つの数値の和もしくは
差を算出する。

レジスタ２１６は、クロック信号Ｈを受けるクロック入
力を備えている。レジスタ２１６は、装置Ａ２が算出し
た結果値を出力するまでこれを記憶する。

計算装置ＰＭ２は、一対の乗算アキュムレータ２３２及
び２３３、一対のＲＯＭ２３０及び２３１、メモ！ｊ　
２３０及び２３１の制御装置２３４及びレジスタ２３６
を備えている。装置ＰＭ２の入力はバス２３１に接続さ
れており、バス２３１は乗算アキュムレータ２３２の第
１のオペランド入力及び乗算器−アキュムレータ２３３
の第１のオペランド入力に接続されている。これらの乗
算アキユムレータ２３２及び２３３の各々は、それぞれ
ＲＯＭ２３０の出力およびＲＯＭ２３１の出力に接続す
る第２の入力を備えており、且つバス２３５に接続する
出力を備えている。レジスタ２３６は、バス２３５に接
続する入力、クロック信号Ｈを受ける制御入力及び装置
ＰＭ２の出力をなす出力を備えている。

乗算アキユムレータ２３２及び２３３は、クロック信号
Ｈを受けるクロック入力を備えている。ＲＯＭ２３０及
び２３１は、それぞれ装置２３４の出力に接続するアド
レス入力を備えている。装置２３４は信号Ｔを受け、且
つ制御装置１６３が出力するクロック信号Ｈ及び初期設
定信号Ｉを受ける。装置２３４は主にモジュール８もし
くはモジュール１６のカウンタで構成されるが、変換す
べき数値のブロック長が８であるか１６であるかに応じ
て信号Ｔによってモジュールは制御される。カウンタは
モジュール１６もしくは８のクロックパルスを計算し、
２つのＲＯＭ２３０及び２３１に同一のアドレスを出力
する。これらのＲＯＭは、それぞれ所定の係数値を出力
する。これらの係数値は、上記アドレスの関数であり、
これによって第３図の計算図に示す乗算−累積が実行可
能となる。

計算装置Ａ１の実施は、計算装置Ａ２の実施と類似する
方法でなされる。計算装置Ａ３の実施も、同様に計算装
置Ａ２の実施と類似する方法でなされる。但し、メモリ
２１０乃至２１３の容量は１６値ではなく４値であり、
信号Ｔは存在しない。ブロック長は、オペランドを取り
出す数値数には影響せず、且つこれらの数値の選択にも
影響しないからである。これは、８値ブロックの計算が
１６値ブロックの計算に含まれるからである。装置ＰＭ
１の実施は、装！ＰＭ２の実施と類似する方法でなされ
る。但し、Ｒ１２３０及び２３１に記憶され、第３図及
び第１５図の計算図に示す係数１直に適合する係数値は
ト目達する。

出力端子１６４はコサイン変換計算装置の出力端子であ
り、Ｆｏ　１、　Ｆｓ　、・・・・、Ｆｌ＋の順序に変
換値を出力する。Ｆｏ乃至ＦＩ５の順序で変換値を得る
には、更に変換値の順序変換装置１６５が必要である。

この装置は出力端子１６４に接続する入力を備え、且つ
変換計算装置の新しい出力端子となる出力端子１６６に
接続する出力を備えている。

この順序変換装置１６５の実施は、当業者には明らかで
ある。この装置は、それぞれ１６値に等しい容量を有す
る２つのメモリ、及びこの２つのメモリにおける読出し
及び書込みを制御する制御装置から構成される。出力端
子１６４が出力する変換値は、１６値ブロックごとにメ
モリの１つに書き込まれ、次に所望の順序に対応する順
序で１６値ブロックごとに読出される。２つのメモリは
、交互に読出し及び書込みに使用される。

制御装置１６３の実施は、当業者には明らかである。こ
の装置は、入力端子１６１への数値入力と同期で作動す
るクロック信号発生装置と、例えばモジュール１６のカ
ウンタ及びＲＯＭを使用して制御信号Ｅ。、・・・・、
Ｅ６を発生する論理装置とを備える。

第１９図は、第４図の計算図を点間の結線を省略して表
わす。長方形は第１型式の基本計算装置Ａ１′　、Ａ２
’　、Ａ３’及び第２型式の計算装置ＰＭ”及びＰＭ２
°に配分された操作の範囲を限定する。

逆変換計算の操作数は、正変換の場合と同じである。第
３図の計算図の時間水平軸を逆にするだけで逆変換計算
図が作成できるからである。従って、３つの第１型式の
装置及び２つの第２型式の装置が必要である。

計算は、既に定義された規則に従い基本計算装置に分配
される。

計算装置ＰＭ′、Ａ３°、Ａ２”及びＡ１′が１６値逆
変換の変換時間中に各１６値を算出できるように、演算
操作を配分する。従って、これらの装置は常時作動して
いる。各装置は１６値変換の各ブロック処理に全体で１
６クロツク期間しかかからないので、残りの期間では現
役ブロックに先行もしくは後続するブロックの同時処理
に使用されているからである。計算装置ＰＭ２″だけは
、全体で１０の数値を算出するだけなので常時は作動し
ない。

計算図の左端列に示す乗算−累積操作は、そのオペラン
ド入力が逆変換計算装置の入力端子に固定接続されるよ
う、全部同一の装置ＰＭ１に配分される。ＰＭＩｏが実
行する操作に続いて４つの数値から取り出した２つのオ
ペ−ランドについての４組の加算−減算操作は、接続Ｐ
Ｍ１′　−Ａ３’が固定接続となるように同一の装置Ａ
３に配分されている。

第１９図の計算図の左の第１列は、装置ＰＭ１″が行う
乗算型の４組の操作を示す。左から第２番目の列は、装
置Ａ３’によって行われる加算−減算型の最初の４つの
操作と、装置Ａ３′によって行われる加算−減算型の他
の４つの操作、及び装置ＰＭＩ°によって行われる乗算
−累積型２組の操作を示す。

左から第３番目の列は、装置ＰＭ２”が行う乗算−累積
型の１組の操作、期間Ｔ２だけ遅延されてＡ３が出力す
る４つの数値の転送、ＰＭ２’が行う乗算−累積型の１
組の操作、装置Ａ３’が行う加算−減算式の４つの操作
、そして装置ＰＭ！’が行う乗算−累積型の２組の操作
を示す。

左から第４番目の列では、装置Ａ゛２゛が加算−減算型
の８操作を行い、期間Ｔ２だけ遅延されて２つの数値が
転送され、装置ＰＭ２”が乗算−累積型の２つの操作を
行い、それから装置Ａ３′が加算−減算型の４組の操作
を行う。左から第５一番目の列では、期間Ｔ１だけ遅延
されて４つの装置が転送され、次に装置ＰＭ２’が乗算
−累積型の２組の操作を行った後、装置Ａ２”が加算−
減算型の８つの操作を行う。右端最終列では、加算−減
算型の１６の操作が、装置Ａ１”によって行われる。

第４図の計算図に類似するが、計算線の相対位置が相違
する計算図に基づく演算操作の配分によリ、基本計算装
置数は変わらない。しかし、装置間での切換え順序及び
数値転送の際、場合により付加される遅延期間にのみ変
更が行われる。

第２０図は、本発明による１６値ブロックの逆コサイン
変換計算装置の１実施例の概略図である。本実施例は、
第１９図に示す計算操作の配分を応用したものである。

計算装置ＰＭ１″、ＰＭ２′、Ａｔ’　、Ａ２’及び八
３”のは゛かに、本実施例では接続装置１９２及び制御
装置１９３も備えている。制御装置１９３は、計算装置
ＰＭ１′　、ＰＭ２′、Ａ１′、Ａ２°及びＡ３″の制
御入力及び接続装置１９２の制御入力に接続されている
。

入力端子１９１は、一連の変換値を受け、それらを計算
装置ＰＭＩ°のオペランド入力に入力する。

計算装置ＰＭ１′は、計算装置Ａ３°のオペランド入力
に接続する出力を備えている。計算装置Ａ１′は出力端
子１９４に接続する出力を備えているが、この出力は逆
コサイン変換計算装置の出力端子であり、一連の逆変換
値を出力する。切換装置１９２は、それぞれ計算装置へ
３″、計算装置Ａ２゜及び計算装置ＰＭ２″の出力に接
続する３つの入力を備えており、且つそれぞれ計算装置
Ａ２′、Ａｔ’及びＰＭ２’のオペランド入力に接続す
る３つの出力を備えている。

切換装置１９２は、３つの鉛直導線及び６つの水平導線
からなるマトリックスで表示する切換手段を備え、か一
つそれぞれ期間Ｔ２′、Ｔ１′及びＴ３’の遅延を行う
３つの遅延装置１９５．１９６笈び１９７を備えている
。マトリックスの３つの鉛直導線は、装置１９２の３つ
の入力をなす。マトリックスの３つの水平導線は、それ
ぞれ装置１９２の第１、第２及び第３の出力をなす。他
の３つの水平導線は、それぞれ３つの遅延装置１９５．
１９６及び１９７の入力に接続されている。遅延装置１
９５．１９６．１９７の出力は、それぞれ装置１９２の
第１、第２及び第３の出力に接続されている。

本実施例を構成する基本計算装置Ａ１′、Ａ２′、八３
′、ＰＭ１′及びＰＭ２°の実施は、第１８図に示す正
コサイン変換計算装置を構成する計算族・　置の実施と
類似する方法でなされる。但し、計算係数のみが相違す
る。第４図の計算図に示す値及び第１９図の計算図に示
す演算操作配分に応じて、ＲＯＭ２３０及び２３２及び
基本計算装置の制御装置２２０をプログラミングするの
は、当業者にとって明らかである。

第２１図は、正変換１６値ブロックの逆コサイン変換に
対する本実施例の機能を説明するクロノグラムである。

上記クロノグラム同様、各計算ステップで得られた値は
、０乃至１５の順序の番号で示される。第４図の計算図
に従い、変換値はＦｌｌＳＦＳ、Ｆ１３、Ｆ　’３　、
Ｆ　Ｉｓ、Ｆ　ｌ　、ＦＴ　、Ｆ９　、Ｆ１４、Ｆ６、
ＦＩ０、Ｆ２　、Ｆ＋□、Ｆ４　、Ｆａ　、Ｆｏの順に
入力される。しかし、これらの変換値は、２つのグルー
プに分けて入力される。最初の８値と後続の８値は、１
６クロツク期間に等しい期間を隔てて入力される。変換
値が１ブロックの変換値マトリックスの係数順すなわち
Ｆ。、・・・・、ＦＩ５の順序で処理可能な場合には、
上述の特殊な順序と同様、この期間は順序変換装置によ
って得られる。このような順序変換装置の実施は、当業
者には明らかである。

装・置ＰＭ１′のオペランド入力に入力された最初の８
変換値は、最初の８ブロック期間中装置ＰＭ１°に記憶
される。２ブロック期間に等しい期間遅延されて、装置
ＰＭＩ°は一連の８中間計算値を算出し、これらの中間
計算値は装置Ａ３°に直ちに記憶される。装置Ａ３°に
４つの中間計算値が入力されると、第６番目乃至第９番
目のクロック期間中にこの装置は一連の４値を算出して
出力する。残りの４つの中間計算値は、装置へ３”によ
って処理され、第１０番目乃至第１４番目クロック期間
中に４つの他の数値が算出され出力される。

第７番目及び第８番目のクロック期間中に装置へ３°が
出力する番号０及びｌで指定された２つの数値を装置Ｐ
Ｍ２’に転送し、記憶する。第９番目乃至第１２番目の
クロック期間中に装置Ａ３゜が出力する番号２．３．４
．５で指定された４つの数値は切換装置１９２を介して
２ブロック期間に等しい期間Ｔ２″だけ遅延されて装置
Ａ２°に転送され、記憶される。装置ＰＭ２”が算出す
る番号０及び１で指定された数値は、第９番目及び第１
０番目のクロック期間中に、切換装置１９２を介して遅
延なしで装置Ａ２″に転送され、記憶される。

第１３番目及び第１４番目のクロック期間中に、装置Ａ
３’が出力する番号６及び７で指定された数値は、切換
装置１９２を介して装置ＰＭ２’に転送される。装置Ｐ
Ｍ２′は、これらの数値から番号６及び７で指定された
２つの中間計算値を算出し、第１５番目及び第１６番目
のクロック期間に切換装置１９２を介して装置Ａ２’に
転送し、記憶する。

第１６番目のクロック期間後には、装置Ａ２’は番号０
．１．２．３．４．５．６．７で指定された８つの数値
を記憶している。従って次の８クロック期間中に８つの
数値を算出することができる。

第１７番目乃至第２０番目のクロック期間中に、装置Ａ
２”が出力する番号０．１．２．３で指定された４つの
数値が期間Ｔ１′だけ遅延されて切換装置１９２を介し
て装置Ａ１′に転送され、記憶される。遅延期間Ｔ１′
は１６クロック期間に等しい。

第１７番目乃至第２４番目のクロック期間に、装置Δ２
°が出力する番号４．５．６．７で指定された数値は装
置１９２を介して期間Ｔ３’だけ遅延されて装置ＰＭ２
’に転送され、第３５番目乃至第３８番目のクロック期
間中装置ＰＭ２″に記憶される。

遅延期間Ｔ３’は、１４クロック期間に等しい。

第２５番目乃至第３２番目のクロック期間中に、第２グ
ループの８変換値は前述の順序で装置Ｐ　Ｍビに入力さ
れる。第１番目乃至第１６番目のクロック期間段に使用
された計算装置を再使用して、第２グループの数値から
第２の一連の計算が行われる。

第２６番目乃至第３２番目のクロック期間中に、装置Ｐ
Ｍ１′は数値を算出し、順次出力し、切換装置１９２を
介して装置Ａ３’に転送する。装置Ａ３’は、演算を始
めるのに必要な４つの数値に対応する４クロック期間遅
延されて一連の８つの中間計算値を算出する。

第３１番目及び第３２番目のクロック期間に、装置Ａ３
°が出力する番号８及び９で指定された最初の数値は、
切換装置１９２を介して期間Ｔ２’だけ遅延されて装置
Ａ２”に転送され、第３３番目及び第３４番目のクロッ
ク期間中に記憶される。同時に、すなわちこの第３３番
目及び第３４番目のクロック期間中に、装置Ａ３’は番
号１０及び１１で指定された２つの数値を出力し、遅延
なしで切換え装置１９２を介して装置ＰＭ２’に転送す
る。

第３３番目乃至第３８番目のクロック期間中に、装置Ｐ
Ｍ２’は連続的に６つの数値を受け、２クロック期藺遅
延されて番号１０．１１．４．５．６．７で指定された
他の６つの数値を算出する。第３４番目及び第３５番目
のクロック期間中に装置ＰＭ２’が出力する最初の２つ
の数値は、切換装置１９２を介して装置Ａ２’に転送さ
れる。装置ＰＭ２”が出力する番号４乃至７で指定され
た残りの４つの数値は、遅延なしで切換装置１９２を介
して装置Ａ１′に転送され、記憶される。

第４１番目乃至第４８番目のクロック期間中に、装置Ａ
２’は番号８乃至１５で指定された一連の８つの数値を
出力し、切換装置１９２を介してこれらの数値を装置Ａ
１′に転送する。このように、第３３゛番目乃至第４８
番目のクロック期間中に装置Ａ１゜は一連の１６値を記
憶する。従って第４８番目乃至第６４番目のクロック期
間中に一連の１６の逆変換値を算出することができる。

この計算の所要時間は、全体で６４クロック期間である
が、各計算装置は１６クロック期間しか作動しない。但
し、装置ＰＭ２’だけは１０クロック期間しか作動しな
い。従って、次段グループ及び前段グツシープの変換値
処理が、現役グループの処理と並列で実行できることは
明らかである。ただ８クロック期間に対応する期間数全
体を時間軸上でシフトしさえすれば、前段数値グループ
についても次段数値グループについても、第２１図のク
ロノグラムに類似するクロノグラムを作成することがで
きる。

第２１図のクロノグラムから、現役ブロックの逆コサイ
ン変換を行う基本計算装置間になすべき接続の表を作成
することができる。

第１０表 第１０表（続き） 第１０表（続き） この表に基づき、次段ブロック及び前段ブロックに対し
て類似する表を作成することかできる。

各計算装置及び切換装置は１６クロツク期間に等しい周
期で作動するので、これらの表を単純化し、１６行で作
成することができる。次段ブロック及び現役ブロックの
逆コサイン変換のためになすべき接続については次表に
その概要を示す。

第１９図で明らかなように、計算装置ＰＭＩ°の出力及
び計算装置Ａ３”の入力間は固定接続されている。従っ
て、この接続・は切換装置１９２でなすべき接続ではな
い。次表は、現役ブロック、前段ブロック及び次段ブロ
ックの逆コサイン変換のためになすべき可変接続の一覧
表である。

第１２表 第２２図は、本発明による画像コード装置の１実施例の
概略図である。本装置は、２つの一次元コサイン変換計
算装置を用いてなされる二次元コサイン変換によるエン
コード方法を利用する。

二次元止コサイン変換計算の式（１）は、次式の形で表
わすことができる。

Ｆｂ　（ｕ、ｖ） Ｆ、（ｕ、ｖ）は、数値ブロックＦ（０）、・・・・、
Ｆ（Ｎ−１）の−次元変換値と定数４°の積に等しい。

但し、Ｆ（１）は、数値ブロックｆ（ｉ、０）、・・・
・・・、ｆ（ｉ、Ｎ−１）の−次元変換値である。

第２２図は、本発明による画像コード装置の１実施例の
概略図である。本画像コード装置は、本発明による２つ
の一次元正コサイン変換計算装置を備えている。本コー
ド装置は、３つの色素信号Ｒ１■、Ｂの取得装置２３４
、鉛直濾過デジタル装置２３４．１つの画像線に対応す
る容量のメモリ２３５．２つの一次元正コサイン変換計
算装置２３６及び２３７．１６の画像線分の容量を有す
るＲＡＭ２３８、コード装置２３９及び制御装置２４１
を備えている。

３つのアナログ信号Ｒ，ＧＳＢは、装置２３３の３つの
入力に接続する３つの入力端子２３０．２３１及び２３
２にそれぞれ入力される。装置２３３は３つきアナログ
信号を標本化し、一連の輝度信号Ｙと、赤色差信号ＤＲ
及び青色差信号ＤＢを交互にする色差信号とを再生する
。これらのデジタル信号は、それぞれ鉛直濾過装置２３
４の２つの入力に入力される。装置２３４は、１行おき
に青色差信号の数値を削除し、他の行については赤色差
信号の数値を削除する。

輝度信号及び色差信号の残部の数値は、メモリ２３５の
２つの入力に入力される。メモリ２３５は、１つの画像
線のためこれらの数値をすべて記憶し、この行の輝度信
号値全体、そしてこの行の色差信号値全体すなわち当該
性に関するＤＲ値であれＤＢ値であれすべてを再生する
。メモリ２３５によって、輝度値処理及び色差信号処理
を時間的に分離することができる。メモリ２３５の入力
では、連続する２行の輝度信号処理及び色差値は以下の
順序で入力さる。

Ｙ、ＤＲ，Ｙ、Ｙ、Ｙ、ＤＲ，Ｙ、Ｙ、　・・・・・・
Ｙ、ＤＢ、Ｙ、Ｙ、Ｙ、ＤＢ、Ｙ、Ｙ、　・・・・・・
メモリ２３５は、変換装置２３６の入力に連続的に以下
のように出力する。

Ｙ、Ｙ、Ｙ、Ｙ、Ｙ、Ｙ、・・・・・・ＤＲ，ＤＲ，・
・・・・・ Ｙ、Ｙ、Ｙ、Ｙ、Ｙ、Ｙ、・・・・・・ＤＢ、ＤＢ、自
・・・・ 輝度値及び色差値の変換計算は、それぞれ１６値ブロッ
ク及び８値ブロックによって時間的に独立して行われる
。輝度値ブロックの数値は連続する１６の画像線分に対
応する。赤色差値ブロックの数値は８行、すなわち輝度
値ブロックの１行ごとに対応する。青色差値ブロックの
数値は、同じく輝度値ブロックの残部の８行に対応する
。

メモリ２３５は、制御装置２４１の出力に接続する制御
入力を有し、書込み及び読出し操作を制御する。変換装
置２３６は、制御装置２４１の出力に接続する制御入力
を備えている。制御装置２４１は論理信号Ｔを出力して
、処理すべきブロック長を指定する。変換装置２３６の
出力は、２つのＲＡＭ２３ｇの入力に接続されている。

変換装置２３７は、それぞれメモリ２３８の出力及びコ
ード装置２３９の入力に接続する入力及び出力を備え、
且つ信号Ｔを出力する制御装置２４１の出力に接続する
制御入力を備えている。

２つのＲＡＭ２３８は、制御手段２４１の出力に接続す
る制御入力を備えている。コード装置２３９ノ出力は、
画像コード装置の出力である出力端子２４０に接続され
ている。

装置２３６は、連続する１６行の輝度値に対する一次元
１６値ブロックのコサイン変換計算と、上記１６行に対
応する色差信号に対する一次元８値ブロックのコサイン
変換計算とを交互に行う。１６の画像線に対応する変換
値の記憶後、２つのメモリ２３８はこれらの数１直を再
生装置２３７に入力する。装置２３７は、輝度値につい
ては１６行、色差値については８行の一次元変換値から
２次元コサイン変換値を算出する。

メモリ２３８の一方は書込みに使用され、１行に対応す
る全数値、次に後続の１行に対応する全数値等、第１６
行まで書込む、メモリ２３８のもう一方は読出しに使用
され、最初の１行の全数値、次に第２例の全数１直等、
第１６列までを読出す。こうして１６行１６列のマトリ
ックスを形成する。

輝度値Ｙはまずメモリ２３５から出力されるので、輝度
値の１次元変換値は最初にメモリ２３８のいずれか１一
つに記憶される。輝度値の２次元変換値が最初に決定さ
れる。次に赤色差値ブロックの２次元変換値、そして青
色差値ブロックの２次元変換値が決定される。

制御装置２４１は、画像コード装置を同期化する一連の
クロック信号を出力し、且つメモリ２３５及び２つのＲ
ＡＭ２３８の読出し及び書込み制御信号を出力する。こ
れらの制御装置２４１及びメモリ２３５及び２３８の実
施は、当業者にとって明らかである。

−次元コサイン変換装置２３６及び２３７は、第１８図
に示す上述の実施例に従って実施することができる。

コード装置２３９は、転送すべき情報量を低減する機能
を有する。この装置は、ウェンーシャンチョン、ウィリ
アム　グー。プラット「画像適応コード装置」アイ　イ
ー　イー　イー　通信会報、ＶＯＬ、　Ｃ０Ｍ−３２，
Ｎ’　３１９８４年３月（ＷＥＮ−Ｈ３，Ｉ　ＵＮＧ　
ＣＨＥＮ。

ＷＩＬＬＩＡＭ　　Ｋ、　ＰＲＡＴＴ、　　”５ｃｅｎ
ｅ　　Ａｄａｐｔｉｖｅ　　Ｃｏｄｅｒ”　　ＩＥＥＩ
Ｅ丁ｒａｎｓａｃｔｉｏｎｓ　　ｏｎ　　Ｃｏｍｍｕｎ
ｉｃａｔｉｏｎｓ　　ＶＯＬ、　Ｃ０Ｍ−３２゜Ｎ°３
．　Ｍａｒｃｈ　１９８４）に従って、実施することが
できる。

このエノコード方法は、各変換値を閾値と比較するステ
ップと、閾値より小さい変換値を無効とするステップと
、有効な変換値をホフマンコードによって転送し、一定
範囲ごとのエンコードによってこれらの変換値のアドレ
スをマトリックスに転送するステップとからなる。但し
、上記範囲の幅はそれ自体ホフマンコードによってエン
コードされる。変換値マ）　ＩＪフックス最初の値Ｆ（
０゜０）のみが、絶対値として転送される。　゛２次元
逆コサイン変換計算の式（２）は、次式の形をとること
ができる。

ｆ（ｉ、ｊ） 従って、Ｆ（ｉ、ｊ＞は、数値ブロックｆ（０）、・・
・・、ｆ（Ｎ−１）の１次元逆変換値に等しい。

但し、ｆ　（ｕ）は数値ブロックＦｂ　　（ｕ、Ｏ）、
・・・・、Ｆｂ　　（ｕ、Ｎ　　１）の１次元逆変換値
である。

第２３図は、本発明による２つの１次元逆コサイン変換
計算装置を備えた、本発明による画像デコード装置の１
実施例の概略図である。本デコード装置は、デコード装
置２５６．２つの１次元逆コサイン変換計算装置２４６
及び２４７、それぞれ１６行の容量を有する２つのＲＡ
Ｍ２４８、容量が画像１行に対応するＲＡＭ２４９、鉛
直補間装置２５０、再生装置２５１及び制御装置２５２
から構成される。

入力端子２４５は、第２２図に示すような画像コード装
置が出力するエンコードされた一連のデジタル１直を受
け、これをデコード装置２５６に入力する。

逆変換コサイン計算装置２４６は、デコード装置２５６
の出力に接続する入力と、論理信号Ｔ″を出力する制御
装置２５２の出力に接続する制御入力と、２つのＲＡＭ
２４８に接続する出力とを備えている。

逆変換計算装置２４７は、２つのＲＡＭ２４８の出力に
接続する入力と、メモリ２４９の入力に接続する出力と
、論理信号Ｔ”を出力する制御装置２５２の出力ｈｅ接
続する制御入力とを備えている。更に、メモリ２４８は
、制御装置２５２の出力に接続する制御入力を備えてい
る。メモリ２４９は、鉛直補間装置２５００２つの入力
にそれぞれ接続する２つの出力を備え、且つ制御装置２
５２の出力に接続する制御入力を備えている。鉛直補間
装置２５０は、再生装置２５１の２つの入力にそれぞれ
接続する２つの出力を備えている。この装置２５０は、
画像デコード装置の３つの出力端子２５３Ｊ　２５４及
び２５５に接続する３つの出力を備えている。

入力端子２４５から入力された数値は、デコード装置２
５６によってデコードされ、２次元コサイン変換１直を
再生する。装置２４６及び２４７は、連続的に２つの１
次元逆コサイン変換を行う。装置２４６及び２４７は１
６の画像線ごとに、輝度変換値１６Ｘ１６ブロック、次
に２つの色差変換値８×８ブロックを処理する。２つの
ＲＡＭ２４８は読出しと書込みに交互に使用され、１６
Ｘ１６ｉ直マトリツクスもしくは８Ｘ８値マトリツクス
の形で、１６の画像線に対して装置２４６が産出する１
次元逆変換値を記憶する。

装置２４６が算出する装置はＲＡＭ２４８のいずれか１
つに書込まれ、連続してマトリックスの各行を構成する
。次に、各列の数値を連続的に読出してこれらの数値を
読出し、装置２４７に入力して、２次元逆変換値を算出
する。これらの２次元逆変換値はメモリ２４９に記憶さ
れ、以下の順序で読出される。

Ｙ、ＤＲ，Ｙ、Ｙ、Ｙ、ＤＲ，Ｙ、Ｙ、・・・・・・Ｙ
、ＤＢ、Ｙ、Ｙ、Ｙ、ＤＢ、Ｙ、Ｙ、・・・・・・３つ
の画素ごとに、メモリ２４９は連続的に３つの輝度値Ｙ
及び該当する行に応じて色差値Ｄ’ＲもしくはＤＢを再
生する。これらの数値は鉛直補間装置２５０に入力され
、装置２５０は各画素について赤色差値ＤＲ及び青色差
値ＤＢを補間計算によって算出する。これらの色差値は
次に再生装置５１によって輝度値Ｙと組合され、３つの
色信号値を決定するが、これらの色信号値は２つのアナ
ログ信号Ｒ，Ｇ及び已に再転換され、画像デコード装置
の出力端子２５３．２５４及び２５５に入力される。

制御装置２５２は、図示を省略した接続によって一連の
装置にクロック信号を出力する。メモリ２４８及び２４
９の実施と同様に、制御装置２５２の実施は当業者にと
って明らかである。デコード装置２５６は、コード装置
の説明の際引例した論文中に詳述されている。

本発明による１次元変換計算装置は、１次元もしくは２
次元コサイン変換値を迅速且つ安価に算出することが必
要なあらゆる場合に適用することができる。これらの装
置は、例えば、カラーテレビ画像転送もしくは記憶シス
テム、例えばビデオ装置に適用することができる。

【図面の簡単な説明】

第１図は、従来技術による４値、８値もしくは１６値ブ
ロックの一次元正コサイン変換計算図である。 第２図ａ乃至第２図ｄは、第１図の計算図を構成する基
本演算操作を示す。 第３図は、４値、８値もしくは１６値ブロックの一次元
正コサイン変換計算図のもう１つの例である。 第４図は、第３図に基いて作成された計算図であり、４
値、８値もしくは１６値ブロックの一次元逆コサイン変
換計算を表わす。 第５、第９及び第１５図は、第３図の計算図の一部であ
って、第４図に示す計算が配分される計算装置を示して
おり、それぞれ４値、８値もしくは１６値のコサイン変
換に対応する。 第７、第１２及び第１９図は、第４図の計算図の一部で
あって、それぞれ４値、８値もしくは１６値変換値の一
次元逆コサイン変換をなすべき様々な計算が配分された
計算装置を示す。 第６図及び第８図は、１１１直ブロックに対する一次元
正コサイン変換計算装置及び−次元逆コサイン変換計算
装置の１実施例の概略図である。 第１０図及び第１３図は、本発明にょる８値ブロックに
対する一次元正コサイン変換計算装置及び−次元逆コサ
イン変換計算装置の１実施例の概略図である。 第１１図及び第１４図は、第１０図及び第１３図の実施
例の機能を説明するクロノグラムである。 第１６図及び第２０図は、本発明による１６値ブロック
に対する一次元正コサイン変換計算装置及び−次元逆コ
サイン変換計算装置の１実施例の概略図である。 第１７図及び第２１図は、第１６図及び第２０図の実施
ロック図である。 第２２図及び第２３図は、本発明による画像エンコード
装置及び画像デコード装置の１実施例の概略図である。 （主な参照番号） １０１、１６１　　・・入力、　　１０４．１６４・・
出力、１０２、１３２．１６２．１９２　　・・接続装
置、１０３、１３３．１６３．１９３　　・・制御装置
、１３１、１９１　　・・入力、　　１３４．１９４・
・出力、２３６、２３７　　・・１次元正コザイン変換
計算装置、２４６、２４７　　・・１次元逆コサイン変
換計算装置、２３８、２４８　　・・ＲＡＭ

Claims (8)

【特許請求の範囲】
1. （１）一定周期Ｔ０で一連の変換すべき数値を入力１０
   １もしくは１６１に受けて、同じく一定周期Ｔ０で一連
   の正変換値を出力１０４もしくは１６４に出力するＮ値
   ブロックすなわち８値もしくは１６値ブロックの１次元
   正コサイン変換計算装置であって、連続するＭ個の数値
   ｘ＿ｉ（但し、ｉ＝０、・・・・、Ｍ−１であり、且つ
   ＭはＮより小さいかもしくは等しい整数）の組を受ける
   オペランド入力と、制御入力と、制御入力に入力される
   制御信号に応じて、周期Ｔ０でＭ個の数値ｙ＿ｊ（但し
   ｊ＝０、・・・・、Ｍ−１であり、ｙ＿ｊ＝ｘ＿ｉ＋ｘ
   ＿ｋもしくはｙ＿ｊ＝ｘｉ−ｘ＿ｋ（但し、ｉ、ｋ＝０
   、・・・・、Ｍ−１）を出力する出力とを有する複数の
   第１型式の計算装置Ａ１乃至Ａ５と、 ２つの連続する数値ｘ＿１、ｘ＿２からなる組を受ける
   オペランド入力と、制御入力と、一連の数値ｚ＝ｄ＿１
   ・ｘ＿１＋ｄ＿２・ｘ＿２（但しｄ＿１及びｄ＿２は２
   つの所定の実数であり、制御入力に入力される一連の制
   御信号の関数であり）を出力する出力とを有する複数の
   第２型式の計算装置ＰＭ１乃至ＰＭ４と、 を備え、 前記変換計算装置の入力１０１もしくは１６１は前記第
   １型式の計算装置Ａ４もしくはＡ１のオペランド入力と
   接続しており、また、前記変換計算装置の出力１０４も
   しくは１６４は前記第２型式の計算装置ＰＭ３もしくは
   ＰＭ１の出力と接続しており、前記変換計算装置は、さ
   らに、 前記計算装置Ａ１乃至Ａ５、ＰＭ１乃至ＰＭ４の出力と
   接続する複数の入力と、前記計算装置Ａ１乃至Ａ５、Ｐ
   Ｍ１乃至ＰＭ４のオペランド入力と接続する複数の出力
   と、一連の制御信号を受ける１つの制御入力とを備える
   接続装置１０２もしくは１６２と、 前記計算装置Ａ１乃至Ａ５及びＰＭ４乃至ＰＭ５及び前
   記接続装置１０２もしくは１６２の制御入力に、一定周
   期Ｎ・Ｔ０で制御信号を出力して、前記接続装置１０２
   もしくは１６２によって、前記変換計算装置の入力１０
   １もしくは１６１と出力１０４もしくは１６４との間の
   すべての計算装置Ａ１乃至Ａ５もしくはＰＭ１乃至ＰＭ
   ４を可変順序で、直列に接続せしめ、前記変換計算装置
   の一連の出力の数値の各値を、 ｋ＝０〜Ｎ−１に対して、 Ｆ（ｋ）＝２／Ｎ・ｃ（ｋ）Σ＾Ｎ＾−＾１＿ｉ＿＝＿
   ０ａ＿ｉ＿ｋ・ｆ（ｉ）（但し、 ｋ＝０のとき、ｃ（ｋ）＝１／√２ ｋ＝１、２、・・・・、Ｎ−１のとき、 ｃ（ｋ）＝１であり、 ａ＿ｉ＿ｋ＝ＣＯＳ｛［（２ｉ＋１）・ｋ・π］／２｝
   さらに、ｆ（ｉ）は、ｉ＝０、・・・・、Ｎ−１に対し
   て、変換すべきＮ値ブロックを 示す。） に等しくさせる制御装置１０３もしくは１６３と、を備
   えることを特徴とする１次元正コサイン変換装置。
2. （２）２つの第１型式の計算装置Ａ４及びＡ５と、２つ
   の第２型式の計算装置ＰＭ３及びＰＭ５を備え、制御装
   置１０３が接続装置１０２を制御して、別表に示す接続
   を連続的に行い、接続装置１０２によって装置Ａ４へ数
   値を転送する接続が別表で−Ａ５（Ｔ４）と表わされる
   とき、この数値が期間Ｔ４遅延されて転送されることを
   特徴とする特許請求の範囲第１項に記載の８値ブロック
   コサイン変換計算装置。
3. （３）３つの第１型式の計算装置Ａ１、Ａ２、Ａ３と、
   ２つの第２型式の計算装置ＰＭ１、ＰＭ２を備え、制御
   装置１６３が接続装置１６２を制御して、別表に示す接
   続を連続的に行い、接続装置１６２によって計算装置Ａ
   １、Ａ２、Ａ３に数値を転送する際、これらの転送のた
   めの接続が別表で−Ａ２（Ｔ１）、−Ａ３（Ｔ２）及び
   −Ａ（Ｔ３）と示されるとき、それぞれ期間Ｔ１＝１６
   ・Ｔ０、Ｔ２＝２・Ｔ０もしくはＴ３＝１４・Ｔ０遅延
   して転送することを特徴とする特許請求の範囲第１項に
   記載の１６値ブロックコサイン変換計算装置。
4. （４）一定周期Ｔ０で一連の正変換値を入力１３１もし
   くは１９１に受けて、同じく一定周期Ｔ０で一連の逆変
   換値を出力１３４もしくは１９４に出力する、Ｎ値ブロ
   ックすなわち８値もしくは１６値ブロックの１次元逆コ
   サイン変換計算装置において、一連のＭ個の数値ｘ＿ｉ
   （但しｉ＝０、・・・・、Ｍ−１であり、且つＭはＮよ
   り小さいもしくは等しい整数）を受けるオペランド入力
   と、制御入力と、制御入力に入力される制御信号に応じ
   て、周期Ｔ０内で一連のＭ値の数値ｙ＿ｊ（但しｊ＝０
   、・・・・、Ｍ−１であり、ｙ＿ｊ＝ｘ＿ｉ＋ｘ＿ｋも
   しくはｙ＿ｊ＝ｘ＿ｊ＋ｘ＿ｋ（但し、ｉ、ｋ＝０、・
   ・・・、Ｎ−１））を出力する出力とを有する複数の第
   １型式の計算装置Ａ１′乃至Ａ５′と、 ２つの連続する数ｘ＿１、ｘ＿２からなる組を受けるオ
   ペランド入力と、制御入力と、数値ｚ＝ｄ＿１・ｘ＿１
   ＋ｄ＿２・ｘ＿２（但しｄ＿１及びｄ＿２は２つの所定
   の実数であり、且つ制御入力に入力される一連の制御信
   号の関数である）を出力する出力とを有する複数の第２
   型式の計算装置ＰＭ１′乃至ＰＭ４′と、 を備え、 前記逆変換計算装置の出力１３４もしくは１９４は前記
   第１型式の計算装置Ａ４′もしくはＡ１′の出力に接続
   し、且つ、上記逆変換計算装置の入力１３１もしくは１
   ９１は前記第２型式の計算装置ＰＭ１′もしくはＰＭ３
   ′と接続しており、 前記逆変換計算装置は、さらに、 前記計算装置Ａ２′乃至Ａ５′、ＰＭ１′乃至ＰＭ４′
   の出力と接続する複数の入力と、前記計算装置Ａ１′乃
   至Ａ５′、ＰＭ１′乃至ＰＭ４′の入力と接続する複数
   の出力と、一連の制御信号を受ける制御入力とを備える
   接続装置１３２もしくは１９２と、 前記計算装置Ａ１′乃至Ａ５′及びＰＭ２′乃至ＰＭ４
   ′及び前記接続装置１３２もしくは１９２の制御入力に
   、一定周期Ｎ・Ｔ０で、一連の制御信号を出力して、前
   記接続装置１３２もしくは１９２を介して前記逆変換計
   算装置の入力１３１もしくは１９１と出力１３４もしく
   は１９４との間のすべての計算装置Ａ１′乃至Ａ５′も
   しくはＰＭ１′乃至ＰＭ４′を可変順序で接続し、前記
   逆変換計算装置が出力する一連の数値の各値を、 ｉ＝０、・・・・、Ｎ−１に対して、 ｆ（ｉ）＝Σ＾Ｎ＾−＾１＿ｋ＿＝＿０ｂ＿ｋ＿ｉ・Ｆ
   （ｋ）（但し、 ｂ＿ｉ＿ｋ＝ｃ（ｋ）・ＣＯＳ｛［（２ｉ＋１）・ｋ・
   π］／２Ｎ｝さらに、ｋ＝０、・・・・、Ｎ−１に対し
   て、Ｆ（ｋ）は変換すべきＮ値ブロックを 示す。） に等しくさせる、制御装置１３３もしくは１９３と、を
   備えることを特徴とする１次元逆コサイン変換計算装置
   。
5. （５）２つの第１型式の計算装置Ａ４′及びＡ５′と、
   ２つの第２型式の計算装置ＰＭ３′及びＰＭ５′を備え
   、制御装置１３３が接続装置１３２を制御して、別表に
   示す接続を連続的に行い、接続装置１３２による装置Ａ
   ４′へ数値を転送する接続を別表で−Ａ４′（Ｔ４′）
   と示すとき、この転送は期間Ｔ４′＝２・Ｔ０遅延され
   て行われることを特徴とする特許請求の範囲第４項に記
   載の８値ブロック逆コサイン変換計算装置。
6. （６）３つの第１型式の計算装置Ａ１′、Ａ２′、Ａ３
   ′と、２つの第２型式の計算装置ＰＭ２′、ＰＭ２′を
   備え、制御装置１６３が接続装置１６２を制御して、別
   表に示す接続を連続的に行い、接続装置１６２によって
   計算装置Ａ２′、Ａ２′、Ａ３′に数値を転送する際、
   これらの転送のための接続が別表で−Ａ１′（Ｔ１′）
   、−Ａ２′（Ｔ２′）及び−ＰＭ２′（Ｔ３′）と示さ
   れるとき、それぞれ期間Ｔ１＝８・Ｔ０、期間Ｔ２＝２
   ・Ｔ０もしくは期間Ｔ３＝７・Ｔ０遅延して転送するこ
   とを特徴とする特許請求の範囲第４項に記載の１６値ブ
   ロック逆コサイン変換装置。
7. （７）２つのＲＡＭ２３８と接続する特許請求の範囲第
   １項に記載の２つの１次元正コサイン変換計算装置２３
   ６及び２３７を備えることを特徴とする２次元正コサイ
   ン変換による画像コード装置。
8. （８）２つのＲＡＭ２４８と接続する特許請求の範囲第
   ４項に記載の２つの１次元逆コサイン変換計算装置２４
   ６及び２４７を備えることを特徴とする２次元逆コサイ
   ン変換による画像デコード装置。