JPH03145762A - マスタースライス集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、マスタースライス集積回路に関する。

（ロ）従来の技術 ゲートアレイを構成する場合、２種類以上のトランジス
タサイズが必要になることがある。２種類のトランジス
タサイズが必要なマスタースライス回路の場合には、第
１１図（イ）に示す大きなトランジスタサイズで構成さ
れるベーシックセルＡと、第１１図（ロ）に示す小さな
トランジスタで構成されるベーシックセルＢとから構成
される。

第１１図において、（１０）はＮ−ウェル領域、（１１
）はソース・ドレイン領域となるＰ″″拡散領域、（１
２）は同じくソース・ドレイン領域となるＮ１拡散領域
、（１３）はポリシリコンからなるゲート電極である。

そして、マスクは第１２図に示す如く、ベーシックセル
Ａのアレイ領域（２０）とベーシックセルＢのアレイ領
域（２１）に分割され、この領域（２０）　　（２１）
が交互に配置される。

（２２）はＩ１０セルアレイ領域である。

このようなマスクにおいて、例えばゲートアレイて論理
回路とメモリを実現する場合を考えると、メモリセルと
して必要な１〜ランジスタサイズは集積度、高速性の点
から、論理回路用ベーシックセルとして、必要なトラン
ジスタより小さいサイズの方が望ましい。すなわち、論
理回路用ベシックセルとして前述のベーシックセルＡが
使用され、メモリ用ベーシックセルとしてベーシックセ
ルＢが使用される。そして、論理回路は、論理回路用の
ベーシックアレイＡの領域（２０）上で、メモリはメモ
リ用のベーシックアレイＢの領域（２１）上で実現され
、使用されないベーシックセル上は配線領域として用い
られる。

（ハ）発明が解決しようとする課題 複数のベーシックセルから構成されるマスクにおいて、
夫々のベーシックセル数、換言すると、ベーシックセル
アレイ領域は、各種のデザインに対して最適となる様に
設定されている。しかしながら、デザインによっては、
ある種類のベーシックセルが他のものより多数必要とな
ることは避けられない。このような場合、余っているベ
ーシックセルは、一般には何の役割も果さず、ゲート使
用率を下げてしまう。例えば、前述したように、ゲート
アレイで論理回路とメモリとを実現する場合、使用する
メモリ用ベーシックセルアレイ領域が一行で済むことは
非常に少なく、論理回路用ベーシックセルアレイ領域を
挟んだ複数行のメモリ用ベーシックセルアレイ領域が使
用される。そして、通常メモリに挟まれた論理回路用ベ
ーシックセルアレイ領域が論理回路の実現に使えること
は非常に少な（、また配線領域として有効に使用される
こともほとんどなく、ゲート使用率を低下させることに
なる。

上述したゲート使用率の低下に対する解決策として、各
ベーシックセルに対し、同一機能のマクロセルを用意し
ておく方法がある。しかしながら、自動配置を行う時、
そのアルゴリズムが複雑になることや、ライブラリが複
雑になり、管理が煩雑になるという問題があり、実用的
ではない。

本発明は上述した問題点に鑑みなされたものにして、複
数のベーシックセルが必要な場合に、ライブラリを複雑
にすることなく、効率的なゲートの使用が可能なマスタ
ースライス集積回路を提供することをその課題とする。

（ニ）課題を解決するための手段 本発明のマスタースライス集積回路は、複数の一導電型
トランジスタと、少なくとも１つの逆導電型トランジス
タと、からなり、前記トランジスタの各ゲート電極が互
いに独立する第１のベーシックセルと、一導電型トラン
ジスタと逆導電型のトランジスタと、からなり、各トラ
ンジスタのトランジスタサイズが前記第１のベーシック
セルの同導電型トランジスタのトランジスタサイズの和
と夫々等しく形成した第２のベーシックセルと、を備え
る。

（ホ）作用 第１のベーシックセルの各ゲート電極、並びにソース・
ドレイン領域を必要に応して接続することにより、第１
のベーシックセルを第２のベシックセルと同一のベーシ
ックセルとして使用することができる。従−つで、トラ
ンジスタサイズの異なる２つのベーシックセルに関し、
ライブラリは１種類で、且つマスク上で必要な種類のベ
シックセルが用意できるので、ゲート使用効率が向上す
る。

（へ）実施例 以下、本考案の一実施例を第１図ないし第１０図に従い
説明する。第１図は第１のベーシックセルを示す上面図
、第２図は第２のベーシックセルを示す上面図、第３図
は第１のベーシックセルを接続するメタル配線を示す上
面図である。第４図は第１のベーシックセルにメタル配
線を施した上面図、第５図は第１図のＩＩ　−ＩＦ線断
面図、第６図は第１図のＩＩＩ　−ＩＩＩ　’線断面図
、第７図は第２図のｖ−ｖ’線断面図、第８図は第２図
のＶｌ　−ＶＩ　’線断面図、第９図は第４図のＩＸ−
ｒＸ”線断面図、第１０図は第４図のｘ−ｘ’線断面図
である。

第１図ないし第８図に従い、第１および第２のベーシッ
クセルにつき説明する。

これらの図において、（１）はＰ−型シリコン半導体基
板、（ｌＯ）は基板（１）に選択的に形成されたＮ−ウ
ェル領域、（１１）はソース・ドレイン領域を形成する
Ｐ１拡散領域、（１２）はソス・トレイン領域を形成す
るＮ＋拡散領域である。（１３）はポリシリコンからな
るゲート電極、（１４）はフィールド酸化膜、（１５）
はゲート酸化膜、（１６）はＳｉＯ□酸化皮膜である。

さて、通常メモリセルとして用いられる第１のベーシッ
クセル（３）は第１図に示す如く、ウェル領域（１口）
内に、トランジスタサイズ（Ｗ／Ｌ　）の小さい２つの
Ｐチャネルトランジスタ（３１）（３２）を設け、更に
、基板（１）に２つのＮチャネルトランジスタ（３３）
　　（３４）を設ける。そして、この４つのトランジス
タ（３１）　　（３２）　　（３３）（３４）で構成さ
れる。

一方、論理回路用セルとして用いられる第２のベーシッ
クセル（４）は第２図に示す如く、ウェル領域（１０）
内にトランジスタサイズ（Ｗ／Ｌ　）の大きな一つのＰ
チャネルトランジスタ（４１）　、同じく基板（１）内
に一つのＮチャネルトランジスタ（４２）で構成される
。

本発明は、上述した２種類のトランジスタサイズの異な
るベーシックセルにおいて、ライブラリを１種類にする
ように、各トランジスタサイズが規定されている。すな
わち、第１のベーシックセル（３）のＰチャネルトラン
ジスタ（３１）　　（３２）の二つのトランジスタサイ
ズ（Ｗ／Ｌ）の和と第２のベーシックセル（４）のＰチ
ャネルトランジスタ（４）のトランジスタサイズ（Ｗ／
Ｌ　）を等しくし、同じ（、第１のベーシックセル（３
）のＮチャネルトランジスタ（３３）　　（３４）の２
つのトランジスタサイズ（Ｗ／Ｌ　）の和と、第２のベ
ーシックセル（４）のＮチャネルトランジスタ（４２）
のトランジスタサイズ（Ｗ／Ｌ　）を等しく構成する。

上述のことをベーシックセルのトランジスタサイズに従
い更に詳述する。論理回路用セルとして、Ｐチャネルト
ランジスタのサイズがＰＡ、ＮチャネルのサイズがＮＡ
であるベーシックセル（本実施例では第２のベーシック
セル）と、メモリセルとしてＰチャネルトランジスタの
サイズがＰ、、ＮチャネルトランジスタのサイズがＮｏ
のベーシックセル（本実施例では第１のベーシックセル
）の二種類のベーシックセルが必要とする場合である。

但し、サイズはＰ　Ａ＞　Ｐ　ａ　、　Ｎ　Ａ＞Ｎａと
する。

第２のベーシックセルのトランジスタサイズを夫々ＰＡ
、ＮＡとする。第１のベーシックセル（３）は２つのＰ
チャネルトランジスタ（３１）（３２）と２つのＮチャ
ネルトランジスタ（３３）（３４）から構成され、１組
のＰチャネルトランジスタ（３１）　、　Ｎチャネルト
ランジスタ（３３）のサイズをＰａ、Ｎａとすると、残
りのＰチャネルトランジスタ（３２）　　Ｎチャネルト
ランジスタ（３４）のサイズは夫々、ＰＲ’＝ＰＡ−Ｐ
。

Ｎ　Ｂ＝　Ｎ　ａ　　Ｎ　ａである。このように、トラ
ンジスタサイズを決定する。

そして、第１のベーシックセル（３）のＰチャネルトラ
ンジスタ（３１）　　（３２）　、　Ｎチャネルトラン
ジスタ（３３）　　（３４）の夫々のソース・ドレイン
領域は夫々、第２のベーシックセル（４）のＰチャネル
、Ｎチャネルトランジスタ（４１）（４２）のソース・
ドレイン領域を含む形状と位置に形成される。

更に、両ベーシックセル（３）（４）の上部及び下部の
ゲート電極（１３）　　（１３）のコンタクト領域（１
７）　　（１７）の形状及び位置を一致させている。

また、トランジスタサイズ（Ｗ／Ｌ　）の和を一致させ
、コンタクト領域の位置も合致させるため、第２のベー
シックセル（４）の夫々のトランジスタには中央部（１
８）にフィールド酸化膜（１４）を形成し、サイズ等を
調整している。尚、トランジスタサイズのみをを考慮し
た場合には、フィールド酸化膜（１４）の形成位置は、
特に規定されないが、マクロセルとして考えた場合、コ
ンタクト等の関係から、フィールド酸化膜（１４）を中
心に位置させ、トランジスタの中央から対象配置する方
が好ましい。

而して、上述した２種類のトランジスタサイズ　０ のベーシックセルにおいて、用途により、第２のベーシ
ックセル（４）が多数必要な場合には、第１のベーシッ
クセル（１）を第２のベーシックセルとして用いるため
に、各トランジスタのゲート電極（１３）　、およびソ
ース・ドレイン領域（１１）を接続する。すなわち、第
３図に示すメタル配線を施すべく所定のマスクを用意し
、夫々のゲート電極（１３）　　（１３）　、ソース・
ドレイン領域（１１）および（１２）をアルミニウムか
らなるメタル（１９）で接続する。このように、メタル
（１９）で、電極（１３）　　（１３）及び各領域（１
１）　　（１２）を接続すると、第１のベーシックセル
（３）が第２のベーシックセル（４）と全（同様に扱え
る。

従って、トランジスタサイズ（Ｗ／Ｌ　）の異なる二つ
のベーシックセルにおいて、同一マクロセルの使用が可
能となるとともに、ライブラリは一種類で、ゲート使用
効率が向上する。

尚、上述した実施例においては、第２のベシックセルに
対し、そのＰチャネルトランジスタ、Ｎチャネルトラン
ジスタを夫々２分割した第１ １のベーシックセルについて説明したが、Ｐチャネルト
ランジス先Ｎチャネルトランジスタのどちらか一方だけ
を分割するだけても良い。更に分割数も２分割に限らず
、それ以上に分割してもよい。

また、本実施例においては、両者のベーシックセルの上
下双方のコンタクト領域の位置を一致させたが、どちら
か一方を一致させるだけで良い。

（ト）発明の詳細 な説明したように、本発明によれば、トランジスタサイ
ズの異なる二種類のベーシックセルを、必要に応じて、
同一の種類のベーシックセルとして使用が可能になり、
ゲートの使用率の低下が防止され、１チツプに配置され
るマクロセルの数を増加させることができる。又、使用
するライブラリも一種類で良く管理が容易である。

【図面の簡単な説明】

第１図は第１のベーシックセルな示す上面図、第２図は
第２のベーシックセルを示す上面図、第３図は第１のベ
ーシックセルな接続するメタル配置２ 線を示す上面図である。第４図は第１のベーシックセル
にメタル配線を施した上面図、第５図は第１図のＩＩ　
−ＩＩ　’線断面図、第６図は第１図のｌ１１１１Ｆ線
断面図、第７図は第２図のｖ−ｖ’線断面図、第８図は
第２図のＶｌ　−ＶＦ線断面図である。 第９図は第４図のＩＸ　−ＩＸ　’線断面図、第１０図
は第４図のｘ−ｘ’線断面図である。 第１１図は従来のベーシックセルを示す上面図、第１２
図は従来のマスクを示す上面図である。 １・・Ｐ−型シリコン半導体基板、 １０・・・Ｎ−ウェル領域、１１・・・Ｐ＋拡散領域、
１２・・Ｎ°拡散領域、１３・・ゲート電極、１４・・
・フィールド酸化膜、１９・・・メタル、３］、、３２
．４１・・Ｐチャネルトランジスタ、３３．３４．４２
・・・Ｎチャネルトランジスタ。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. （１）複数の一導電型トランジスタと、少なくとも１つ
   の逆導電型トランジスタと、からなり、前記トランジス
   タの各ゲート電極が互いに独立する第１のベーシックセ
   ルと、一導電型トランジスタと逆導電型のトランジスタ
   と、からなり、各トランジスタのトランジスタサイズが
   前記第１のベーシックセルの同導電型トランジスタのト
   ランジスタサイズの和と夫々等しく形成した第２のベー
   シックセルと、を備え、前記第１のベーシックセルの各
   ゲート電極、ソース及びドレイン領域を夫々接続するこ
   とにより、第１のベーシックセルが第２のベーシックセ
   ルと同一のマクロセルを構成することを特徴とするマス
   タースライス集積回路。