JPH03147101A - 誤制御防止付き制御方式 - Google Patents
誤制御防止付き制御方式Info
- Publication number
- JPH03147101A JPH03147101A JP1286243A JP28624389A JPH03147101A JP H03147101 A JPH03147101 A JP H03147101A JP 1286243 A JP1286243 A JP 1286243A JP 28624389 A JP28624389 A JP 28624389A JP H03147101 A JPH03147101 A JP H03147101A
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- JP
- Japan
- Prior art keywords
- control
- package
- signal
- abnormality
- controlled
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- Pending
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- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誤制御防止付き制御方式に関し、特に被制御パ
ッケージ群とこれを制御するパッケージとを搭載した制
御装置における誤制御防止付き制御方式に関する。
ッケージ群とこれを制御するパッケージとを搭載した制
御装置における誤制御防止付き制御方式に関する。
従来、この種の装置の制御方式は、制御パッケージの自
己診断手段を有し、警報を外部に発出する機能を有して
いるが、プロセッサの暴走等の制御パッケージの異常時
に制御パッケージの被制御パッケージ群への誤制御を防
止し、装置の主機能に影響を与えないようにする機能は
有していない。
己診断手段を有し、警報を外部に発出する機能を有して
いるが、プロセッサの暴走等の制御パッケージの異常時
に制御パッケージの被制御パッケージ群への誤制御を防
止し、装置の主機能に影響を与えないようにする機能は
有していない。
上述した従来の制御方式は、制御パッケージの自己診断
手段を有しているが、プロセッサの暴走等の制御パッケ
ージの異常時に制御パッケージが被制御パッケージ群を
誤制御し、装置の主機能が麻痺するのを防止できないと
いう問題点がある。
手段を有しているが、プロセッサの暴走等の制御パッケ
ージの異常時に制御パッケージが被制御パッケージ群を
誤制御し、装置の主機能が麻痺するのを防止できないと
いう問題点がある。
本発明の制御方式は、制御用のプロセッサを搭載した制
御パッケージと、該制御パッケージが送出する制御信号
を伝達する制御バスと、前記制御パッケージの自己診断
手段で検出された該制御パッケージの異常を示す異常信
号を伝達する信号線と、前記制御パッケージに前記制御
バスおよび前記信号線を介して接続しており前記異常信
号の受信時に前記制御信号を無効にするゲート手段をそ
れぞれ有する少なくとも１個の被制御パッケージとを備
えている。
御パッケージと、該制御パッケージが送出する制御信号
を伝達する制御バスと、前記制御パッケージの自己診断
手段で検出された該制御パッケージの異常を示す異常信
号を伝達する信号線と、前記制御パッケージに前記制御
バスおよび前記信号線を介して接続しており前記異常信
号の受信時に前記制御信号を無効にするゲート手段をそ
れぞれ有する少なくとも１個の被制御パッケージとを備
えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。同図に
おいて、参照番号１０は制御パッケージ、２０は被制御
パッケージ、４０は制御バス、５０は制御パッケージ異
常伝達用の信号線、ａは制御信号、ｂは制御パッケージ
異常信号をそれぞれ示す。制御パッケージ１０は、制御
信号ａと制御パッケージ異常信号すとを発蛙する。制御
バス４０は、制御信号ａを被制御パッケージ２０に伝達
する。被制御パッケージ２０は、制御信号ａに応じて固
有の機能を果たす。信号線５０は、制御パッケージ異常
信号すを被制御パッケージ２０に伝達する。
おいて、参照番号１０は制御パッケージ、２０は被制御
パッケージ、４０は制御バス、５０は制御パッケージ異
常伝達用の信号線、ａは制御信号、ｂは制御パッケージ
異常信号をそれぞれ示す。制御パッケージ１０は、制御
信号ａと制御パッケージ異常信号すとを発蛙する。制御
バス４０は、制御信号ａを被制御パッケージ２０に伝達
する。被制御パッケージ２０は、制御信号ａに応じて固
有の機能を果たす。信号線５０は、制御パッケージ異常
信号すを被制御パッケージ２０に伝達する。
第２図は制御パッケージ１０の構成例を示すブロック図
である。参照番号１１はプロセッサ、１２はＷＤＴ （
ウォッチドッグタイマ）回路、ＣはＷＤＴリセット信号
を示す。プロセッサ１１は制御信号ａを生成し、またＷ
ＤＴ回路１２ＷＤＴリセット信号Ｃを発出する。ＷＤＴ
回路１２は〜ＶＤＴによりプロセッサ１１の動作を監視
し、タイムアウト時には制御パッケージ異常信号すを発
出する。
である。参照番号１１はプロセッサ、１２はＷＤＴ （
ウォッチドッグタイマ）回路、ＣはＷＤＴリセット信号
を示す。プロセッサ１１は制御信号ａを生成し、またＷ
ＤＴ回路１２ＷＤＴリセット信号Ｃを発出する。ＷＤＴ
回路１２は〜ＶＤＴによりプロセッサ１１の動作を監視
し、タイムアウト時には制御パッケージ異常信号すを発
出する。
第３図は被制御パッケージ２０の構成例を示すブロック
図である。参照番号２１は制御信号ａのゲート回路、２
２は制御パッケージ異常信号すの検出回路、２３は被制
御回路２０の固有の機能を果たす主回路、ｄはゲート制
御信号を示す。検出回路２２は制御パッケージ異常信号
ｂｔ！−検出し、制御パッケージ異常信号すが有意のと
き、ゲート制御信号ｄをゲート回８２１に発出する。ゲ
ート回路２１はゲート信号ｄが有意でないときには主回
路２３に制御信号ａを伝達し、ゲート信号ｄが有意のと
きにはゲートを閉じて主回路２３に制御信号ａが伝達さ
れないようにする。
図である。参照番号２１は制御信号ａのゲート回路、２
２は制御パッケージ異常信号すの検出回路、２３は被制
御回路２０の固有の機能を果たす主回路、ｄはゲート制
御信号を示す。検出回路２２は制御パッケージ異常信号
ｂｔ！−検出し、制御パッケージ異常信号すが有意のと
き、ゲート制御信号ｄをゲート回８２１に発出する。ゲ
ート回路２１はゲート信号ｄが有意でないときには主回
路２３に制御信号ａを伝達し、ゲート信号ｄが有意のと
きにはゲートを閉じて主回路２３に制御信号ａが伝達さ
れないようにする。
したがって、制御パッケージ１０が異常のとき、被制御
パッケージ２０の群は制御を受けない このため、装置
の主機能を制御パッケージ１０の異常発生以前の状態に
保ち、制御パッケージ１０の異常が装置の主機能に影響
を与えないようにすることができる。
パッケージ２０の群は制御を受けない このため、装置
の主機能を制御パッケージ１０の異常発生以前の状態に
保ち、制御パッケージ１０の異常が装置の主機能に影響
を与えないようにすることができる。
以上説明したように本発明は、制御パッケージの異常を
パッケージ群に伝達して各被制御パッケージでは制御パ
ッケージの異常時に制御信号を無効にすることにより、
プロセッサの暴走等の制御パッケージの異常時に制御パ
ッケージが被制御パッケージ群を誤制御することを防止
し、装置の主機能を制御パッケージ異常発生以前の状態
に保ち、制御パッケージ異常が装置の主機能に影響を与
えないようにできる効果がある。
パッケージ群に伝達して各被制御パッケージでは制御パ
ッケージの異常時に制御信号を無効にすることにより、
プロセッサの暴走等の制御パッケージの異常時に制御パ
ッケージが被制御パッケージ群を誤制御することを防止
し、装置の主機能を制御パッケージ異常発生以前の状態
に保ち、制御パッケージ異常が装置の主機能に影響を与
えないようにできる効果がある。
第１図ないし第３図は本発明の実施例のブロック図であ
る。 １０・・・制御パッケージ、２０・・・被制御パッケー
ジ、４０・・・制御バス、５０・・・信号線、１１・・
・プロセッサ、１２・・・ＷＤＴ（ウォッチドッグタイ
マ）回路、２１・・・ゲート回路、２２・・・検出回路
、２３・主回路。
る。 １０・・・制御パッケージ、２０・・・被制御パッケー
ジ、４０・・・制御バス、５０・・・信号線、１１・・
・プロセッサ、１２・・・ＷＤＴ（ウォッチドッグタイ
マ）回路、２１・・・ゲート回路、２２・・・検出回路
、２３・主回路。
Claims (1)
- 制御用のプロセッサを搭載した制御パッケージと、該制
御パッケージが送出する制御信号を伝達する制御バスと
、前記制御パッケージの自己診断手段で検出された該制
御パッケージの異常を示す異常信号を伝達する信号線と
、前記制御パッケージに前記制御バスおよび前記信号線
を介して接続しており前記異常信号の受信時に前記制御
信号を無効にするゲート手段をそれぞれ有する少なくと
も１個の被制御パッケージとを備えていることを特徴と
する誤制御防止付き制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286243A JPH03147101A (ja) | 1989-11-02 | 1989-11-02 | 誤制御防止付き制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286243A JPH03147101A (ja) | 1989-11-02 | 1989-11-02 | 誤制御防止付き制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03147101A true JPH03147101A (ja) | 1991-06-24 |
Family
ID=17701839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286243A Pending JPH03147101A (ja) | 1989-11-02 | 1989-11-02 | 誤制御防止付き制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03147101A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05334110A (ja) * | 1992-06-04 | 1993-12-17 | Nec Corp | 遅延誤り訂正装置 |
-
1989
- 1989-11-02 JP JP1286243A patent/JPH03147101A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05334110A (ja) * | 1992-06-04 | 1993-12-17 | Nec Corp | 遅延誤り訂正装置 |
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