JPH0748736B2 - 信号伝送装置 - Google Patents
信号伝送装置Info
- Publication number
- JPH0748736B2 JPH0748736B2 JP63115268A JP11526888A JPH0748736B2 JP H0748736 B2 JPH0748736 B2 JP H0748736B2 JP 63115268 A JP63115268 A JP 63115268A JP 11526888 A JP11526888 A JP 11526888A JP H0748736 B2 JPH0748736 B2 JP H0748736B2
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- JP
- Japan
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- signal
- abnormality
- master station
- reset
- output
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- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えばローカルエリアネットワーク（LA
N）における端末局の故障検出およびその処理に関する
ものである。
N）における端末局の故障検出およびその処理に関する
ものである。
［従来の技術］ 一般にLANにおいては、親局と端末局との間のデータの
伝送の合間をぬって、端末局が正常に作動しているか否
かを検出する親局からおいわゆる「呼びかけ」が定期的
に行なわれている。
伝送の合間をぬって、端末局が正常に作動しているか否
かを検出する親局からおいわゆる「呼びかけ」が定期的
に行なわれている。
従来のLAN等における信号伝送装置の構成を第２図を用
いて説明する。
いて説明する。
第２図において従来の信号伝送装置の端末局10は、例え
ば１チップのCPU1と、入出力回路２と、伝送用トランシ
ーバ３と、CPU1の異常を検出する異常検出回路４とを具
備し、伝送バス線５を介して親局100に接続されてい
る。
ば１チップのCPU1と、入出力回路２と、伝送用トランシ
ーバ３と、CPU1の異常を検出する異常検出回路４とを具
備し、伝送バス線５を介して親局100に接続されてい
る。
次に従来例の動作を説明する。
親局100からのデータ信号101は伝送バス線５を介して伝
送用トランシーバ３に入力される。データ信号101は伝
送用トランシーバ３により所定の受信信号７に変換され
CPU1に入力される。受信信号７に変換された親局100か
らのデータ信号101はCPU1で処理され、入出力回路２を
介して出力される。また入出力回路２に入力されたデー
タ信号はCPU1に読み込まれ、送信信号６として伝送用ト
ランシーバ３に出力される。送信信号６は伝送用トラン
シーバ３により所定の伝送信号11に変換され、伝送バス
線５を介して親局100に伝送される。
送用トランシーバ３に入力される。データ信号101は伝
送用トランシーバ３により所定の受信信号７に変換され
CPU1に入力される。受信信号７に変換された親局100か
らのデータ信号101はCPU1で処理され、入出力回路２を
介して出力される。また入出力回路２に入力されたデー
タ信号はCPU1に読み込まれ、送信信号６として伝送用ト
ランシーバ３に出力される。送信信号６は伝送用トラン
シーバ３により所定の伝送信号11に変換され、伝送バス
線５を介して親局100に伝送される。
CPU1は正常動作を行なっている時は、一定周期でパルス
信号８を異常検出回路４に出力する。CPU1がノイズ等に
より誤動作を行なうと、パルス信号８の出力が停止した
り、その周期がかわる。異常検出回路４はパルス信号８
の異常（停止あるいは異常周期）を検出し、リセット信
号９をCPU1に出力する。CPU1はリセット信号９によりリ
セットされる。
信号８を異常検出回路４に出力する。CPU1がノイズ等に
より誤動作を行なうと、パルス信号８の出力が停止した
り、その周期がかわる。異常検出回路４はパルス信号８
の異常（停止あるいは異常周期）を検出し、リセット信
号９をCPU1に出力する。CPU1はリセット信号９によりリ
セットされる。
親局100からはデータ信号101の間をぬって呼びかけ信号
102が端末局10に対し出力される。呼びかけ信号102は伝
送用トランシーバ３により所定の信号71に変換され、CP
U1に入力される。CPU1は信号71を受信すると、応答のた
めの信号61を伝送用トランシーバ３に出力する。信号61
は伝送用トランシーバ３により所定の応答信号12に変換
され、伝送バス線５を介して親局100に出力される。親
局100は応答信号12を受信することにより端末局10が正
常に動作していることを確認する。
102が端末局10に対し出力される。呼びかけ信号102は伝
送用トランシーバ３により所定の信号71に変換され、CP
U1に入力される。CPU1は信号71を受信すると、応答のた
めの信号61を伝送用トランシーバ３に出力する。信号61
は伝送用トランシーバ３により所定の応答信号12に変換
され、伝送バス線５を介して親局100に出力される。親
局100は応答信号12を受信することにより端末局10が正
常に動作していることを確認する。
［発明が解決しようとする課題］ 従来の信号伝送装置は、端末局のCPUの異常について
は、その異常を検出し、CPUをリセットすることは可能
であるが、親局の故障および誤動作等あるいは伝送バス
線の断線等による異常については検出することができな
いという問題点を有していた。
は、その異常を検出し、CPUをリセットすることは可能
であるが、親局の故障および誤動作等あるいは伝送バス
線の断線等による異常については検出することができな
いという問題点を有していた。
この発明は以上のような問題点を解決するためになされ
たものであり、親局の故障や伝送バス線の断線による送
信機能の異常をも検出することができる信号伝送装置を
提供することを目的としている。
たものであり、親局の故障や伝送バス線の断線による送
信機能の異常をも検出することができる信号伝送装置を
提供することを目的としている。
［課題を解決するための手段］ この発明に係る信号伝送装置は、 （ａ）所定の周期ごとに所定の信号を出力する親局と、 （ｂ）伝送線を介して前記親局に接続され、 前記親局からの前記所定の信号を受信するごとに所定の
応答信号を出力する演算手段と、 前記演算手段に異常が発生したか否かを検出する第１の
異常検出手段と、 前記演算手段が前記所定の周期ごとに前記応答信号を出
力したか否かを監視することにより、前記応答信号が前
記所定の周期ごとに出力されない場合に前記親局あるい
は前記伝送線に異常が発生したことを検出する第２の異
常検出手段と、 前記第１の異常検出手段および前記第２の異常検出手段
のいずれかが異常を検出した場合に、前記演算手段をリ
セットするためのリセット信号を所定の周期で出力する
リセット手段と、 を有する少なくとも１つの端末局と、 を具備している。
応答信号を出力する演算手段と、 前記演算手段に異常が発生したか否かを検出する第１の
異常検出手段と、 前記演算手段が前記所定の周期ごとに前記応答信号を出
力したか否かを監視することにより、前記応答信号が前
記所定の周期ごとに出力されない場合に前記親局あるい
は前記伝送線に異常が発生したことを検出する第２の異
常検出手段と、 前記第１の異常検出手段および前記第２の異常検出手段
のいずれかが異常を検出した場合に、前記演算手段をリ
セットするためのリセット信号を所定の周期で出力する
リセット手段と、 を有する少なくとも１つの端末局と、 を具備している。
［作用］ 親局は、所定の周期、例えば、10〜50msec（任意）ごと
に、端末局が正常に動作しているか否かを検出するため
のいわゆる呼びかけ信号を出力する。
に、端末局が正常に動作しているか否かを検出するため
のいわゆる呼びかけ信号を出力する。
端末局に設けられた演算手段、例えば、CPUは親局から
の呼びかけ信号を受信すると、正常に作動している場合
は応答信号を出力する。また、演算手段は、正常に動作
している場合には一定の周期、例えば、10msec（任意）
ごとに第１の異常検出手段にパルス信号を出力する。
の呼びかけ信号を受信すると、正常に作動している場合
は応答信号を出力する。また、演算手段は、正常に動作
している場合には一定の周期、例えば、10msec（任意）
ごとに第１の異常検出手段にパルス信号を出力する。
演算手段自体にノイズ等による誤動作等の異常が発生し
た場合、前述のパルス信号が出力されなかったり、周期
が変る。そのため、第１の異常検出手段は演算手段から
のパルス信号の異常を検出し、異常検出信号をリセット
手段に出力する。
た場合、前述のパルス信号が出力されなかったり、周期
が変る。そのため、第１の異常検出手段は演算手段から
のパルス信号の異常を検出し、異常検出信号をリセット
手段に出力する。
親局または親局と端末局とを結ぶ伝送線等に故障や断線
等が生じた場合、親局からの呼びかけ信号は端末局に入
力されず、端末局の演算手段は応答信号を出力しない。
その結果、第２の異常検出手段は応答信号が所定時間内
に出力されなかったことを検出し、親局または伝送線等
に異常が生じたものと判断しリセット手段に異常検出信
号を出力する。
等が生じた場合、親局からの呼びかけ信号は端末局に入
力されず、端末局の演算手段は応答信号を出力しない。
その結果、第２の異常検出手段は応答信号が所定時間内
に出力されなかったことを検出し、親局または伝送線等
に異常が生じたものと判断しリセット手段に異常検出信
号を出力する。
リセット手段は第１の異常検出手段または第２の異常検
出手段のいずれかが異常検出信号を出力した場合に、演
算手段をリセットするためのリセット信号を一定の周
期、例えば、100msecごとに演算手段がリセットされる
まで、繰り返し出力する。
出手段のいずれかが異常検出信号を出力した場合に、演
算手段をリセットするためのリセット信号を一定の周
期、例えば、100msecごとに演算手段がリセットされる
まで、繰り返し出力する。
［実施例］ この発明に係る信号伝送装置を一実施例を示す第１図を
用いて説明する。なお第２図に示す従来例と同一の番号
を付した要素は同一とする。
用いて説明する。なお第２図に示す従来例と同一の番号
を付した要素は同一とする。
第１図において、この発明に係る信号伝送装置の端末局
20は、例えば１チップのCPU1と、入出力回路２と、親局
100との間で所定のクロック信号に同期して信号のやり
取りを行う伝送用トランシーバ３と、CPU1の異常を検出
する第１の異常検出手段である異常検出回路４と、伝送
バス線５あるいは親局100の異常を検出する第２の異常
検出手段である監視回路21と、異常検出回路４および監
視回路21に接続されたオア回路25およびオア回路25の出
力を受けてリセット信号９を出力するリセット回路26か
らなるリセット手段を具備し、さらに、監視回路21とオ
ア回路25との間にはスイッチ22が、また監視回路21には
誤動作表示素子24が接続されている。
20は、例えば１チップのCPU1と、入出力回路２と、親局
100との間で所定のクロック信号に同期して信号のやり
取りを行う伝送用トランシーバ３と、CPU1の異常を検出
する第１の異常検出手段である異常検出回路４と、伝送
バス線５あるいは親局100の異常を検出する第２の異常
検出手段である監視回路21と、異常検出回路４および監
視回路21に接続されたオア回路25およびオア回路25の出
力を受けてリセット信号９を出力するリセット回路26か
らなるリセット手段を具備し、さらに、監視回路21とオ
ア回路25との間にはスイッチ22が、また監視回路21には
誤動作表示素子24が接続されている。
次に実施例の動作を説明する。
親局100からのデータ信号101は伝送バス線５を介して伝
送用トランシーバ３に入力される。データ信号101は伝
送用トランシーバ３により所定の受信信号７に変換され
CPU1に入力される。受信信号７に変換された親局100か
らのデータ信号101はCPU1で処理され、入出力回路２を
介して出力される。また入出力回路２に入力されたデー
タ信号はCPU1に読み込まれ、送信信号６として伝送用ト
ランシーバ３に出力される。送信信号６は伝送用トラン
シーバ３により所定の伝送信号11に変換され、伝送バス
線５を介して親局100に伝送される。
送用トランシーバ３に入力される。データ信号101は伝
送用トランシーバ３により所定の受信信号７に変換され
CPU1に入力される。受信信号７に変換された親局100か
らのデータ信号101はCPU1で処理され、入出力回路２を
介して出力される。また入出力回路２に入力されたデー
タ信号はCPU1に読み込まれ、送信信号６として伝送用ト
ランシーバ３に出力される。送信信号６は伝送用トラン
シーバ３により所定の伝送信号11に変換され、伝送バス
線５を介して親局100に伝送される。
CPU1は正常動作を行なっている時は、一定周期でパルス
信号８を異常検出回路４に出力する。CPU1がノイズ等に
より誤動作を行なうと、パルス信号８の出力が停止した
り、その周期がかわる。異常検出回路４はパルス信号８
の異常（停止あるいは異常周期）を検出し、異常検出信
号をオア回路25に出力する。オア回路25は異常検出回路
４からの異常検出信号を受信すると例えば所定の電圧を
リセット回路26に出力し、リセット回路26はリセット信
号９をCPU1に出力する。CPU1はリセット信号９をCPU1に
出力する。CPU1はリセット信号９によりリセットされ
る。
信号８を異常検出回路４に出力する。CPU1がノイズ等に
より誤動作を行なうと、パルス信号８の出力が停止した
り、その周期がかわる。異常検出回路４はパルス信号８
の異常（停止あるいは異常周期）を検出し、異常検出信
号をオア回路25に出力する。オア回路25は異常検出回路
４からの異常検出信号を受信すると例えば所定の電圧を
リセット回路26に出力し、リセット回路26はリセット信
号９をCPU1に出力する。CPU1はリセット信号９をCPU1に
出力する。CPU1はリセット信号９によりリセットされ
る。
親局100からはデータ信号101の間をぬって呼びかけ信号
102が端末局20に対し一定周期、例えば10〜50msecの任
意の間隔で出力される。呼びかけ信号102は伝送用トラ
ンシーバ３により所定の信号71に変換され、CPU1に入力
される。CPU1は信号71を受信すると、応答のための信号
61を伝送用トランシーバ３に出力する。信号61は伝送用
トランシーバ３により所定の応答信号12に変換され、伝
送バス線５を介して親局100に出力される。親局100は応
答信号12を受信することにより端末局20が正常に動作し
ていることを確認する。
102が端末局20に対し一定周期、例えば10〜50msecの任
意の間隔で出力される。呼びかけ信号102は伝送用トラ
ンシーバ３により所定の信号71に変換され、CPU1に入力
される。CPU1は信号71を受信すると、応答のための信号
61を伝送用トランシーバ３に出力する。信号61は伝送用
トランシーバ３により所定の応答信号12に変換され、伝
送バス線５を介して親局100に出力される。親局100は応
答信号12を受信することにより端末局20が正常に動作し
ていることを確認する。
監視回路21は、応答のための信号61が正しく出力された
か否かを監視するためのものである。親局100および伝
送バス線５等が正常であれば親局100からのよびかけ信
号102の前述の一定周期で端末局20に入力され、端末局2
0のCPU1は当該一定周期で応答のための信号61を出力す
るはずである。一方親局100や伝送バス線５等に故障や
断線、あるいはショート等の異常が生じると、端末局20
には呼びかけ信号102が入力されないかまたはその周期
が変動する。したがって、監視回路21は応答のための信
号61が前記所定の周期で出力されなかった場合に、親局
100あるいは伝送バス線５に異常が生じたものとして異
常検出信号を出力する。通常スイッチ22はオン状態にあ
り、異常検出信号はオア回路25に入力される。オア回路
25は異常検出回路４が異常検出信号を出力した場合と同
様に所定の電圧をリセット回路26を出力し、さらにリセ
ット回路26はリセット信号９をCPU1に出力する。CPU1は
リセット信号９によりリセットされる。また同時に監視
回路21は所定の電圧を誤動作表示素子24に出力し、誤動
作表示素子24が点灯することにより異常発生を警告表示
する。CPU1をリセットする必要がなく、異常発生検出に
よる異常検出信号を保持しておきたい場合はスイッチ22
をオフにしておけばよい。
か否かを監視するためのものである。親局100および伝
送バス線５等が正常であれば親局100からのよびかけ信
号102の前述の一定周期で端末局20に入力され、端末局2
0のCPU1は当該一定周期で応答のための信号61を出力す
るはずである。一方親局100や伝送バス線５等に故障や
断線、あるいはショート等の異常が生じると、端末局20
には呼びかけ信号102が入力されないかまたはその周期
が変動する。したがって、監視回路21は応答のための信
号61が前記所定の周期で出力されなかった場合に、親局
100あるいは伝送バス線５に異常が生じたものとして異
常検出信号を出力する。通常スイッチ22はオン状態にあ
り、異常検出信号はオア回路25に入力される。オア回路
25は異常検出回路４が異常検出信号を出力した場合と同
様に所定の電圧をリセット回路26を出力し、さらにリセ
ット回路26はリセット信号９をCPU1に出力する。CPU1は
リセット信号９によりリセットされる。また同時に監視
回路21は所定の電圧を誤動作表示素子24に出力し、誤動
作表示素子24が点灯することにより異常発生を警告表示
する。CPU1をリセットする必要がなく、異常発生検出に
よる異常検出信号を保持しておきたい場合はスイッチ22
をオフにしておけばよい。
リセット回路26はオア回路25に対し異常検出回路４ある
いは監視回路21のいずれかが異常検出信号を出力した場
合に、CPU1に対しリセット信号９を出力するが、一般に
CPU1が１回のリセット信号出力で確実にリセットされる
とは保証できないため、一定周期例えば100msecの間隔
でCPU1がリセットされるまでリセット信号９を繰り返し
出力する。CPU1のリセットが完了すると異常検出回路４
は異常検出信号を出力しなくなるため、リセット回路26
もリセット信号９の出力を停止する。CPU1にリセットが
かかり続けるのを防止するため、リセット信号９の繰り
返し周期は親局100からの呼びかけ信号102の周期よりも
長くし、またリセット信号９のパルス幅を十分に小さく
することはいうまでもない。
いは監視回路21のいずれかが異常検出信号を出力した場
合に、CPU1に対しリセット信号９を出力するが、一般に
CPU1が１回のリセット信号出力で確実にリセットされる
とは保証できないため、一定周期例えば100msecの間隔
でCPU1がリセットされるまでリセット信号９を繰り返し
出力する。CPU1のリセットが完了すると異常検出回路４
は異常検出信号を出力しなくなるため、リセット回路26
もリセット信号９の出力を停止する。CPU1にリセットが
かかり続けるのを防止するため、リセット信号９の繰り
返し周期は親局100からの呼びかけ信号102の周期よりも
長くし、またリセット信号９のパルス幅を十分に小さく
することはいうまでもない。
なお、上記実施例ではLANの接続方式をバス線型に接続
したものについて説明したが、LANの接続方式は、ルー
プ型、スター型、リング型等であっても同様の効果を有
する。
したものについて説明したが、LANの接続方式は、ルー
プ型、スター型、リング型等であっても同様の効果を有
する。
［発明の効果］ 以上のように、この発明によれば端末局からの応答信号
を監視しているため、応答信号が正しく出力されなかっ
た場合に親局あるいは伝送線等の異常を検出することが
できるという効果を有する。
を監視しているため、応答信号が正しく出力されなかっ
た場合に親局あるいは伝送線等の異常を検出することが
できるという効果を有する。
第１図はこの発明に係る信号伝送装置の一実施例の構成
を示す図、第２図は従来の信号伝送装置を示す図であ
る。 図中、１はCPU、４は異常検出回路、20は端末局、21は
監視回路、26はリセット回路、100は親局である。
を示す図、第２図は従来の信号伝送装置を示す図であ
る。 図中、１はCPU、４は異常検出回路、20は端末局、21は
監視回路、26はリセット回路、100は親局である。
Claims (1)
- 【請求項１】（ａ）所定の周期ごとに所定の信号を出力
する親局と、 （ｂ）伝送線を介して前記親局に接続され、 前記親局からの前記所定の信号を受信するごとに所定の
応答信号を出力する演算手段と、 前記演算手段に異常が発生したか否かを検出する第１の
異常検出手段と、 前記演算手段が前記所定の周期ごとに前記応答信号を出
力したか否かを監視することにより、前記応答信号が前
記所定の周期ごとに出力されない場合に前記親局あるい
は前記伝送線に異常が発生したことを検出する第２の異
常検出手段と、 前記第１の異常検出手段および前記第２の異常検出手段
のいずれかが異常を検出した場合に、前記演算手段をリ
セットするためのリセット信号を所定の周期で出力する
リセット手段と、 を有する少なくとも１つの端末局と、 を具備した信号伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115268A JPH0748736B2 (ja) | 1988-05-11 | 1988-05-11 | 信号伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115268A JPH0748736B2 (ja) | 1988-05-11 | 1988-05-11 | 信号伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01284133A JPH01284133A (ja) | 1989-11-15 |
| JPH0748736B2 true JPH0748736B2 (ja) | 1995-05-24 |
Family
ID=14658465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115268A Expired - Lifetime JPH0748736B2 (ja) | 1988-05-11 | 1988-05-11 | 信号伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748736B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100840939B1 (ko) * | 2007-01-23 | 2008-06-24 | 삼성전자주식회사 | 전자장치 및 그 제어방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59142627A (ja) * | 1983-02-02 | 1984-08-15 | Nec Corp | システム制御信号伝送方式 |
| JPS6313495A (ja) * | 1986-07-02 | 1988-01-20 | Mitsubishi Electric Corp | 遠隔制御装置 |
| JPS6327140A (ja) * | 1986-07-21 | 1988-02-04 | Sony Corp | マイクロコンピユ−タ搭載機器のチエツク装置 |
| JPS63224446A (ja) * | 1987-03-13 | 1988-09-19 | Furukawa Electric Co Ltd:The | 通信システム |
| JPH01276848A (ja) * | 1988-04-28 | 1989-11-07 | Fujitsu Denso Ltd | ローカルエリア・ネットワーク・システムのリセット制御方式 |
-
1988
- 1988-05-11 JP JP63115268A patent/JPH0748736B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01284133A (ja) | 1989-11-15 |
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