JPH03147374A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発門は、埋込み型ツェナダイオード金偏えた半導体装
置に関する。

〔従来の技術〕

第３図は従来のこの種埋込み型ツェナダイオードの一例
の構造を示す。

図において１はｐ−型半導体基板、４はｎ−型エピタキ
シャル層、５はｐ＋型アイソレーション層、５ａはｐ＋
型アイソレージ３ン層と同じ拡散で形成したｐ＋型拡散
層を６はｐ＋型拡散層を８はｎ＋型拡散層を９はＳ　＋
　０２膜、１０はアノード電極、１１はカソード電極で
ある。

ｐ−型半導体基板１上に１型工ピタキシヤル層４を成長
させ、ｎ−型エピタキシャル層４全ｐ＋型アイソレーシ
ョン層５で分離し、ｎ−型エピタキシャル層４０ｐ＋型
アイソレーション層５で分離した領域にｐ＋型アイソレ
ーション層５と同じ拡散でｐ＋型拡散層を５＆形成し、
ｐ＋型アイソレーション層５にオーミック電極を設ける
ためのｐ＋＋拡散１１６　ｋ形成し、一方、ｐ＋型抵拡
散層５ａ表面領域全覆ってｎ−型エピタキシャル層４に
ｎ＋型拡散層を８形成する。

そして、　１型拡散層８にアノード電極１０を。

ｐ＋型アイソレーション層５にカソード電極１１を設け
たものである。

ツェナ降伏はｐ＋＋拡散１ｉＩＩ５８とｎ＋型拡散層を
８が接するｐｎ接合部で起こシ、ツェナ電流は、アノー
ド電極１０からｐ＋型拡散層を５ａｐ−型基板１−１゜
ｐ“型アイソレーシヨン層５を経てカソード電極１１へ
流れる。

第４図は従来のこの種埋込み型ツェナダイオードの他の
−・例の構造を示す。

図において第３図と同一の符号は同一または相当する部
分全示し、２はｎ＋型埋込み層、７は　＋＋型拡散層を
ある。

ツェナ降伏はｐ＋＋型拡散拡散層７＋型拡拡散８とが接
するｐｎ接合部で起こり、ツェナ電流は、ｐ＋型拡拡散
−６とｒ型拡散層８から形成されるピンチ抵抗部分を流
れる。

〔発明が解決しようとする課題〕

従来の埋込み型ツェナダイオードでは、上記のように、
ツェナ電流はｐ−型半導体基板Ｗ　ｋ流れるか、ピンチ
抵抗部分を流れる構造になっていて、ツェナダイオード
の抵抗成分が大きい。したがって、ツェナ電圧は、抵抗
分のばらつき、ツェナ電流のばらつき及び周囲温度に大
きく影響されるため、安定したツェナ電圧が得られない
という問題点があった。

本発明は上記の問題点を解消するためになされたもので
、安定したツェナ電圧が得られる埋込み型ツェナダイオ
ードを提供することを目的とする。

〔課題を解決するための手段〕

本発明の埋込み型ツェナダイオードは、ｐ＋型埋込み層
を設け、ツェナ電流がｐ−型基板層を流れることなく、
上記ｐ＋型埋込み膚を流れる構成としたものである。

〔実施例〕

第１図は本発明の実施例の埋込み型ツェナダイオードの
構造例を示す。

図において第３図と同一の符号は同一または相当する部
分を示し、３はｐ＋型埋込み層である。

ｐ−型半導体基板１にｐ＋型埋込み層３を形成し、基板
１上にｎ−型エピタキシャル層を成長させて形成したも
ので、ツェナ電流の電流経路は全てｐ＋型層となり、ツ
ェナダイオードの抵抗成分が小さくなる。

第２図は本発明の実施例の埋込み型ツェナダイオードの
他の構造例を示す。

図において第１図及び第３図と同一の符号は同一または
相当する部分を示す。

ｐ−型半導体基板１にｎ＋型埋込み層２金形成し。

このｎ＋型埋込み層２上にｐ＋型埋込み層３を形成した
ものである。

なお、カソード電極ｌｌをアノード電極１００周りを囲
う円形状あるいはそれに類似した形状にすることにより
、抵抗成分をより小さくすることができる。

ツェナを流に対する抵抗成分が小さくなると。

ツェナ電流と抵抗成分による電圧降下が小さくなり、抵
抗成分のばらつき、ツェナ電流のばらつき及び周囲温度
の変化に影響されに＜＜、安定したツェナ電圧が得られ
る。

〔発明の効果〕

以上説明したように１本発明によれば、埋込み型ツェナ
ダイオードであるため１表面の／クツシベーション膜の
ストレスなどからの影響が少なく、かつ、ツェナ電流に
対する抵抗成分が小さくなるので、抵抗成分のばらつき
、ツェナ電流のばらつき及び周囲温度の変化に影響され
ることが少なく、安定したツェナ電圧が得られるという
効果がある。

【図面の簡単な説明】

第１図、第２図は本発明の実施例の埋込み型ツェナダイ
オードの構造例を示す説明図、第３図、第４図は従来の
この種埋込み型ツェナダイオードの構造例を示す説明図
である。 １・・・ｐ−型半導体基板、２・・・ｎ＋型埋込み層、
３・・・ｐ＋型埋込み層、４・・・ｎ−型エピタキシャ
ル層、５・・・ｐ＋型アイソレーション層、５３・・・
ｐ＋型拡散層を６・・・ｐ＋型拡散層を７・・・ｐ＋＋
型拡散拡散層・・・記型拡散層、９・・・Ｓ　１０２膜
、１０・・アノード電極、１１・・・カソード電極 なお図中同一符号は同一または相当する部分全示す。

Claims (1)

【特許請求の範囲】
1. 　ｐ＾−型半導体基板上にｎ＾−型エピタキシャル層を
   成長させ、該ｎ＾−型エピタキシャル層をｐ＾＋型アイ
   ソレーション層で分離し、該ｎ＾−型エピタキシャル層
   のｐ＾＋型アイソレーション層で分離した領域に上記ｐ
   ＾＋型アイソレーション層と同じ拡散で形成したｐ＾＋
   型拡散層をカソード領域とし、該ｐ＾＋型拡散層の表面
   領域を覆って上記ｎ＾−型エピタキシャル層に形成した
   ｎ＾＋型拡散層をアノード領域とする埋込み型ツェナダ
   イオードを備えた半導体装置において、上記埋込み型ツ
   ェナダイオードの上記ｎ＾＋型拡散層に設けたアノード
   電極から上記ｐ＾＋型アイソレーション層に設けたカソ
   ード電極への電流経路にｐ＾＋型埋込み層を設けたこと
   を特徴とする半導体装置。