JPH03148166A - 集積回路 - Google Patents
集積回路Info
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- JPH03148166A JPH03148166A JP28628889A JP28628889A JPH03148166A JP H03148166 A JPH03148166 A JP H03148166A JP 28628889 A JP28628889 A JP 28628889A JP 28628889 A JP28628889 A JP 28628889A JP H03148166 A JPH03148166 A JP H03148166A
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- circuit
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- 239000000470 constituent Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路に関する。
従来、集積回路パッケージは１つの集積回路チップのみ
内蔵する構造となっていた。
内蔵する構造となっていた。
したがって、上述した従来の集積回路が故障した場合、
集積回路パッケージを交換する方法しかなく、稼働率が
悪くなる。また、稼働率を向上させるため、同じ集積回
路パッケージを複数個、同一カード上に実装して故障時
に切替える方法も存在するが、カード上の余分な実装エ
リアを必要とし、最悪の場合カード枚数が増加する欠点
がある。
集積回路パッケージを交換する方法しかなく、稼働率が
悪くなる。また、稼働率を向上させるため、同じ集積回
路パッケージを複数個、同一カード上に実装して故障時
に切替える方法も存在するが、カード上の余分な実装エ
リアを必要とし、最悪の場合カード枚数が増加する欠点
がある。
本発明の集積回路は、外部から供給される入力信号を入
力とする第１の論理回路、および、外部から供給される
第１の選択入力信号と前記第１の論理回路の出力を入力
とする第１のトライステト回路を有する第１の集積回路
チップと、前記入力信号を入力とし前記第１の論理回路
と同等の機能を持つ第２の論理回路、および、外部から
供給される第２の選択入力信号と前記第２の論理回路の
出力を入力とする・第２のトライステート回路を有する
第２の集積回路チップと、前記第１のトライステート回
路の出力端を前記第２のトライステート回路の出力端に
接続する手段とを同一集積回路パッケージ内に具備する
ことを特徴とする。
力とする第１の論理回路、および、外部から供給される
第１の選択入力信号と前記第１の論理回路の出力を入力
とする第１のトライステト回路を有する第１の集積回路
チップと、前記入力信号を入力とし前記第１の論理回路
と同等の機能を持つ第２の論理回路、および、外部から
供給される第２の選択入力信号と前記第２の論理回路の
出力を入力とする・第２のトライステート回路を有する
第２の集積回路チップと、前記第１のトライステート回
路の出力端を前記第２のトライステート回路の出力端に
接続する手段とを同一集積回路パッケージ内に具備する
ことを特徴とする。
本発明の集積回路は、外部から併給される入力信号を入
力とする第１の論理回路、外部から供給される第１の選
択入力信号を入力とする第１のフリップフロップ回路、
および、前記第１の論理回路の出力と前記第１のフリッ
プフロップ回路の出力を入力とする第１のトライステー
ト回路を有する第１の集積回路チップと、前記入力信号
を入力とし前記第１の論理回路と同等の機能を持つ第２
の論理回路、外部から供給される第２の選択入力信号を
入力とする第２のフリップフロップ回路、および、前記
第２の論理回路の出力と前記第２のフリップフロップ回
路の出力を入力とする第２のトライステート回路を有す
る第２の集積回路チップと、前記第１のトライステート
回路の出力端を前記第２のトライステート回路の出力端
に接続する手段とを同一集積回路パッケージ内に具備す
ることを特徴とする。
力とする第１の論理回路、外部から供給される第１の選
択入力信号を入力とする第１のフリップフロップ回路、
および、前記第１の論理回路の出力と前記第１のフリッ
プフロップ回路の出力を入力とする第１のトライステー
ト回路を有する第１の集積回路チップと、前記入力信号
を入力とし前記第１の論理回路と同等の機能を持つ第２
の論理回路、外部から供給される第２の選択入力信号を
入力とする第２のフリップフロップ回路、および、前記
第２の論理回路の出力と前記第２のフリップフロップ回
路の出力を入力とする第２のトライステート回路を有す
る第２の集積回路チップと、前記第１のトライステート
回路の出力端を前記第２のトライステート回路の出力端
に接続する手段とを同一集積回路パッケージ内に具備す
ることを特徴とする。
次に本発明について図面を参照して説明する。
第工図は本発明の一実施例の構成国である。
この実施例は、集積回路パッケージ１と、集積回路チッ
プ２，３と入力端子群４とチップ選択入力端子５，６と
集積回路パッケージの入力パッド群７〜ＩＯと集積回路
チップの入力パッド群１１〜１４と論理回路群１５．１
６とトライステート回路群１７．１８と集積回路チップ
の出力パッド群１９．２０と集積回路パッケージの出力
パッド群２１．２２と出力端子群２３とを含む。
プ２，３と入力端子群４とチップ選択入力端子５，６と
集積回路パッケージの入力パッド群７〜ＩＯと集積回路
チップの入力パッド群１１〜１４と論理回路群１５．１
６とトライステート回路群１７．１８と集積回路チップ
の出力パッド群１９．２０と集積回路パッケージの出力
パッド群２１．２２と出力端子群２３とを含む。
入力端子群１０１は集積回路パッケージｌの入力パッド
群７，９に入力し、集積回路チップ選択入力信号１０２
，１０３はそれぞれ集積回路パッケージ１の入力パッド
群８，１０に入力し、入力信号ワイヤーボンディング線
群］、０４〜１０７は集積回路チップ２，３の入力パッ
ド群１１〜１４にそれぞれ接続し、入力信号群１０８，
１１０は５− それぞれ論理回路群１５．１６に入力し、集積回路チッ
プ選択信号１０９，１１１はトライステート回路群１７
．１８に入力し、論理回路群１５゜１６の論理回路群出
力信号群１１２，１１３はそれぞれトライステート回路
群１７．１８に入力し、トライステート回路群１．７．
１８のトライステート回路出力信号群１１４，１１５は
集積回路チップ２，３お出力パッド群１９．２０に入力
し、出力信号ワイヤーボンディング線群１１６，１１７
は出力パッド群２１．２２に入力し、出力信号群１工８
は集積回路パッケージの出力パッド群２１゜２２の出力
信号と連結して出力端子群２３に出力する。
群７，９に入力し、集積回路チップ選択入力信号１０２
，１０３はそれぞれ集積回路パッケージ１の入力パッド
群８，１０に入力し、入力信号ワイヤーボンディング線
群］、０４〜１０７は集積回路チップ２，３の入力パッ
ド群１１〜１４にそれぞれ接続し、入力信号群１０８，
１１０は５− それぞれ論理回路群１５．１６に入力し、集積回路チッ
プ選択信号１０９，１１１はトライステート回路群１７
．１８に入力し、論理回路群１５゜１６の論理回路群出
力信号群１１２，１１３はそれぞれトライステート回路
群１７．１８に入力し、トライステート回路群１．７．
１８のトライステート回路出力信号群１１４，１１５は
集積回路チップ２，３お出力パッド群１９．２０に入力
し、出力信号ワイヤーボンディング線群１１６，１１７
は出力パッド群２１．２２に入力し、出力信号群１工８
は集積回路パッケージの出力パッド群２１゜２２の出力
信号と連結して出力端子群２３に出力する。
本実施例は、集積回路パッケージ内に同等な機能を有す
る集積回路チップ２個を内蔵し、集積回路チップ選択入
力信号のみ個別に供給し、その他の入力信号は２個の集
積回路チップに共通に供給する。また、集積回路チップ
の出力回路にトライステート回路を使用して集積回路チ
ップ選択入力信号をトライステート回路のイネーブル信
号とし＝６− て供給することにより、一方は通常レベルの出力信号と
なり、他方はハイインピーダンス出力となる。さらに、
トライステート回路の出力信号を集積回路パッケージ上
で連結することにより、トライステート回路のイネーブ
ル信号が有効となった集積回路チップの出力信号が出力
端子に出力される構造となっている。
る集積回路チップ２個を内蔵し、集積回路チップ選択入
力信号のみ個別に供給し、その他の入力信号は２個の集
積回路チップに共通に供給する。また、集積回路チップ
の出力回路にトライステート回路を使用して集積回路チ
ップ選択入力信号をトライステート回路のイネーブル信
号とし＝６− て供給することにより、一方は通常レベルの出力信号と
なり、他方はハイインピーダンス出力となる。さらに、
トライステート回路の出力信号を集積回路パッケージ上
で連結することにより、トライステート回路のイネーブ
ル信号が有効となった集積回路チップの出力信号が出力
端子に出力される構造となっている。
例えば、集積回路チップ選択入力信号１０２をＩｔ Ｏ
ＩＩ−集積回路チップ選択入力信号１０３をｔｒ １
ｔｔとなるよう外部から固定した信号を供給した場合、
入力端子群１０１は入力信号ワイヤーボンディング線群
１０４，１０６を経由して、入力信号群ｉｏｓ、ｔｉｏ
を経由して論理回路群１５゜１６に同時に供給される。
ＩＩ−集積回路チップ選択入力信号１０３をｔｒ １
ｔｔとなるよう外部から固定した信号を供給した場合、
入力端子群１０１は入力信号ワイヤーボンディング線群
１０４，１０６を経由して、入力信号群ｉｏｓ、ｔｉｏ
を経由して論理回路群１５゜１６に同時に供給される。
ところが、集積回路チップ選択入力信号１０２はＩｔ
Ｑ １１、集積回路チップ選択入力信号１０３は１″′
となっているため、集積回路チップ２の方が選択される
ことになり、トライステート回路群１７は有効となり、
トライステート回路群１８は無効となる。したがって、
トライステート回路群１８の出力信号はハイインピーダ
ンス状態となり、また、トライステート回路群１７のト
ライステート回路出力信号群１１４は、論理回路群１５
の出力信号群１１２の信号レベルがそのままトライステ
ート回路群１７を経由して伝達され、出力信号群１ ’
１８に出力される。
Ｑ １１、集積回路チップ選択入力信号１０３は１″′
となっているため、集積回路チップ２の方が選択される
ことになり、トライステート回路群１７は有効となり、
トライステート回路群１８は無効となる。したがって、
トライステート回路群１８の出力信号はハイインピーダ
ンス状態となり、また、トライステート回路群１７のト
ライステート回路出力信号群１１４は、論理回路群１５
の出力信号群１１２の信号レベルがそのままトライステ
ート回路群１７を経由して伝達され、出力信号群１ ’
１８に出力される。
しかしながら、もし、集積回路チップ２が故障した場合
、集積回路チップ選択入力信号１０２をパ１′″、集積
回路チップ選択入力信号１０３を“Ｏ”とすることによ
り、集積回路パッケージ１内の集積回路チップ２から集
積回路チップ３に出力信号が簡単に切替えられ正常な集
積回路チップ３の出力信号群１１５を出力させることに
より、装置は正常に動作させることができる。
、集積回路チップ選択入力信号１０２をパ１′″、集積
回路チップ選択入力信号１０３を“Ｏ”とすることによ
り、集積回路パッケージ１内の集積回路チップ２から集
積回路チップ３に出力信号が簡単に切替えられ正常な集
積回路チップ３の出力信号群１１５を出力させることに
より、装置は正常に動作させることができる。
したがって、集積回路パッケージ内に複数個のチップの
内蔵し、各集積回路チップの出力回路をトライステート
回路として出力信号を連結させる構造にすることにより
集積回路パッケージのピン数の増加を防ぎ、また、集積
回路パッケージを交換させることなく、正常な集積回路
チップを選択することにより、稼働性を向上させること
が可能になる。
内蔵し、各集積回路チップの出力回路をトライステート
回路として出力信号を連結させる構造にすることにより
集積回路パッケージのピン数の増加を防ぎ、また、集積
回路パッケージを交換させることなく、正常な集積回路
チップを選択することにより、稼働性を向上させること
が可能になる。
第２図は本発明の他の実施例の構成国である。
この実施例は、集積回路パッケージ１と、集積回路チッ
プ２ａ、３ａと入力端子群４とチップ選択入力端子５，
６と集積回路パッケージの入力パッド群７〜１０と集積
回路チップの入カパッド群ｌ工〜１４と論理回路群１５
，１６とトライステート回路群１７．１８と集積回路チ
ップの出力パッド群１９．２０と集積回路パッケージの
出力パッド群２１．２２と出力端子群２３とチップ選択
フリップフロップ回路２４．２５を含む。
プ２ａ、３ａと入力端子群４とチップ選択入力端子５，
６と集積回路パッケージの入力パッド群７〜１０と集積
回路チップの入カパッド群ｌ工〜１４と論理回路群１５
，１６とトライステート回路群１７．１８と集積回路チ
ップの出力パッド群１９．２０と集積回路パッケージの
出力パッド群２１．２２と出力端子群２３とチップ選択
フリップフロップ回路２４．２５を含む。
入力端子群１０１は集積回路パッケージ１ａの入力パッ
ド群７，９に入力し、集積回路チップ選択入力信号１０
２，１０３はそれぞれ集積回路パッケージの入力パッド
群８，１０に入力し、入力信号ワイヤーボンディング線
群１０４〜１０７は集積回路チップの入力パッド群１１
〜１４にそれぞれ接続し、入力信号群１０８，１１０は
それぞれ論理回路群１．５．１７に入力し、チップ選択
信号１０９，１１１はチップ選択フリップフロップ９− 回路２４．２５に入力し、チップ選択フリップフロップ
回路２４．２５の出力信号１１９，１２０はトライステ
ート回路群１７．１８に入力し、論理回路群１５．１６
の論理回路群出力信号群１１２．１１３はそれぞれトラ
イステート回路群１７゜１８に入力し、トライステート
回路群１７．１８の出力信号群１１４，１１５は集積回
路チップの出力パッド群１９．２０に入力し、出力信号
ワイヤーボンディング線群１１６，１１７は出力パッド
群２１．２２に入力し、出力信号群１１８は集積回路パ
ッケージの出力パッド群２１．２２の出力信号と連結し
て出力端子群２３に出力する。
ド群７，９に入力し、集積回路チップ選択入力信号１０
２，１０３はそれぞれ集積回路パッケージの入力パッド
群８，１０に入力し、入力信号ワイヤーボンディング線
群１０４〜１０７は集積回路チップの入力パッド群１１
〜１４にそれぞれ接続し、入力信号群１０８，１１０は
それぞれ論理回路群１．５．１７に入力し、チップ選択
信号１０９，１１１はチップ選択フリップフロップ９− 回路２４．２５に入力し、チップ選択フリップフロップ
回路２４．２５の出力信号１１９，１２０はトライステ
ート回路群１７．１８に入力し、論理回路群１５．１６
の論理回路群出力信号群１１２．１１３はそれぞれトラ
イステート回路群１７゜１８に入力し、トライステート
回路群１７．１８の出力信号群１１４，１１５は集積回
路チップの出力パッド群１９．２０に入力し、出力信号
ワイヤーボンディング線群１１６，１１７は出力パッド
群２１．２２に入力し、出力信号群１１８は集積回路パ
ッケージの出力パッド群２１．２２の出力信号と連結し
て出力端子群２３に出力する。
本実施例は、集積回路パッケージ内に同等な機能を有す
る集積回路チップ２個を内蔵し、集積回路チップ選択入
力信号のみ個別に供給し、その他の入力信号は２個の集
積回路チップに共通に供給する。また、集積回路チップ
の出力回路にトライステート回路を使用して、マイクロ
命令の１つである集積回路チップ選択入力信号でセット
／リセットされるチップ選択フリップフロップ回路を制
１０− 御してその出力信号をトライステート回路のイネーブル
信号として供給することにより、一方は通常レベルの出
力信号となり、他方はハイインピーンス出力となる。さ
らに、１−ライステート回路の出力信号を集積回路パッ
ケージ上で連結することにより、トライステート回路の
イネーブル信号が有効となった集積回路チップの出力信
号が出力端子に出力される構造となっている。
る集積回路チップ２個を内蔵し、集積回路チップ選択入
力信号のみ個別に供給し、その他の入力信号は２個の集
積回路チップに共通に供給する。また、集積回路チップ
の出力回路にトライステート回路を使用して、マイクロ
命令の１つである集積回路チップ選択入力信号でセット
／リセットされるチップ選択フリップフロップ回路を制
１０− 御してその出力信号をトライステート回路のイネーブル
信号として供給することにより、一方は通常レベルの出
力信号となり、他方はハイインピーンス出力となる。さ
らに、１−ライステート回路の出力信号を集積回路パッ
ケージ上で連結することにより、トライステート回路の
イネーブル信号が有効となった集積回路チップの出力信
号が出力端子に出力される構造となっている。
例えば、マイクロ命令の１つである集積回路チップ選択
入力信号１０２を１”にするとチップ選択フリップフロ
ップ回路２４はＩｔ Ｉ ＩＩにセットされ、その負の
出力信号１１９は“０”となるため、トライステート回
路群１７のイネーブル信号は有効となり、また、集積回
路チップ選択入力信号１０３を１１０ ＩＴにすると、
チップ選択フリップフロップ回路２５はｉｔ Ｏｎにリ
セットされ、その負の出力信号１２０は“１″となるた
めトライステート回路群１８のイネーブル信号は無効と
なる。
入力信号１０２を１”にするとチップ選択フリップフロ
ップ回路２４はＩｔ Ｉ ＩＩにセットされ、その負の
出力信号１１９は“０”となるため、トライステート回
路群１７のイネーブル信号は有効となり、また、集積回
路チップ選択入力信号１０３を１１０ ＩＴにすると、
チップ選択フリップフロップ回路２５はｉｔ Ｏｎにリ
セットされ、その負の出力信号１２０は“１″となるた
めトライステート回路群１８のイネーブル信号は無効と
なる。
この時、入力端子群１０１は入力信号ワイヤーボンディ
ング線群１０４，１０６を入力信号群１０ｓ、ｉｉｏと
して論理回路群１５．１６に同時に供給される。ところ
が、トライステート回路群１７の出力信号１１９はＩＩ
ＯＩＩ、トライステート回路群１８の出力信号１２０
はｕ １ ｎとなっているため、集積回路チップ２ａの
方が選択されることになり、トライステート回路群１７
は有効となり、トライステート回路群１８は無効となる
。したがって、トライステート回路群１７の出力信号群
１１５はハイインピーダンス状態となり、また、ｌ〜ラ
イステート回回路上１７出力信号群１１４の信号レベル
がそのままトライステート回路群１７を経由して伝達さ
れ、出力信号群１１８に出力される。
ング線群１０４，１０６を入力信号群１０ｓ、ｉｉｏと
して論理回路群１５．１６に同時に供給される。ところ
が、トライステート回路群１７の出力信号１１９はＩＩ
ＯＩＩ、トライステート回路群１８の出力信号１２０
はｕ １ ｎとなっているため、集積回路チップ２ａの
方が選択されることになり、トライステート回路群１７
は有効となり、トライステート回路群１８は無効となる
。したがって、トライステート回路群１７の出力信号群
１１５はハイインピーダンス状態となり、また、ｌ〜ラ
イステート回回路上１７出力信号群１１４の信号レベル
がそのままトライステート回路群１７を経由して伝達さ
れ、出力信号群１１８に出力される。
しかしながら、もし、集積回路チップ２ａが故障した場
合、マイクロ命令でチップ選択フリップフロップ回路２
４をｎｏ”にリセットし、同じくマイクロ命令でチップ
選択フリップフロップ回路２５をｔＬ １ ＋１にセッ
トすることによりトライステート回路群１７の出力信号
１１９はＩｔ １１１となって無効となり、トライステ
ート回路群１８の出力信号１２０はｉｔ Ｏｕとなって
有効とすることにより、集積回路パッケージｌａ内の集
積回路チップ２ａから、集積回路チップ３ａに出力信号
を簡単に切替えられ、正常な集積回路チップ３ａの出力
信号群１１５を出力させることにより、装置を正常に動
作させることができる。
合、マイクロ命令でチップ選択フリップフロップ回路２
４をｎｏ”にリセットし、同じくマイクロ命令でチップ
選択フリップフロップ回路２５をｔＬ １ ＋１にセッ
トすることによりトライステート回路群１７の出力信号
１１９はＩｔ １１１となって無効となり、トライステ
ート回路群１８の出力信号１２０はｉｔ Ｏｕとなって
有効とすることにより、集積回路パッケージｌａ内の集
積回路チップ２ａから、集積回路チップ３ａに出力信号
を簡単に切替えられ、正常な集積回路チップ３ａの出力
信号群１１５を出力させることにより、装置を正常に動
作させることができる。
したがって、集積回路パッケージ内に複数個のチップを
内蔵し、各集積回路チップの出力回路をトライステート
回路として出力信号を連結させる構造にすることにより
集積回路パッケージのピン数の増加を防ぎ、また、集積
回路パッケージを交換させることなく、マイクロ命令に
より簡単に正常な集積回路チップを選択することにより
、稼働性を向上させることが可能になる。
内蔵し、各集積回路チップの出力回路をトライステート
回路として出力信号を連結させる構造にすることにより
集積回路パッケージのピン数の増加を防ぎ、また、集積
回路パッケージを交換させることなく、マイクロ命令に
より簡単に正常な集積回路チップを選択することにより
、稼働性を向上させることが可能になる。
以上説明したように本発明は、集積回路の入出力端子を
増加させることなく、集積回路チップに故障が発生した
場合、集積回路パッケージを交換することなく他の集積
回路パッケージに切替えることにより装置の稼働率を向
上させることが可能１３ になるという効果を奏する。
増加させることなく、集積回路チップに故障が発生した
場合、集積回路パッケージを交換することなく他の集積
回路パッケージに切替えることにより装置の稼働率を向
上させることが可能１３ になるという効果を奏する。
また本発明は、集積回路チップに故障が発生した場合、
集積回路パッケージを交換することなく、マイクロ命令
で自由に正常な他の集積回路チップに切替えることによ
り、装置の稼働率を向上させることが可能になるという
効果を奏する。
集積回路パッケージを交換することなく、マイクロ命令
で自由に正常な他の集積回路チップに切替えることによ
り、装置の稼働率を向上させることが可能になるという
効果を奏する。
第１図は本発明の一実施例の構成図、第２図は本発明の
他の実施例の構成図である。 １．１ａ・・・集積回路パッケージ、２，３，２ａ。 ３ａ・・・集積回路チップ、４・・・入力端子群、５，
６・・・チップ選択入力端子、７〜１０・・・入力パッ
ド群、１１〜１４・・・入力パッド群、１５．１６・・
・論理回路群、１７，１８・・・トライステート回路群
、１９゜２０・・・出力パッド群、２１．２２・・・出
力パッド群、２３・・・出力端子群、２４．２５・・・
チップ選択フリッププロップ回路、１０１・・・入力端
子群、１０２゜１０３・・・集積回路チップ選択入力信
号、１０４〜１０７・・・入力信号ワイヤーボンディン
グ線群、１４ １０８．１１０・・・入力信号群、１０９，１１１・・
・集積回路チップ選択信号、１１２，１１４・・・論理
回路群出力信号群、１１３，１１５・・・トライステー
ト回路出力信号群、１１６，１１７・・・出力信号ワイ
ヤーボンディング線群、１１８・・・出力信号群、１１
９．１２０・・・出力信号。
他の実施例の構成図である。 １．１ａ・・・集積回路パッケージ、２，３，２ａ。 ３ａ・・・集積回路チップ、４・・・入力端子群、５，
６・・・チップ選択入力端子、７〜１０・・・入力パッ
ド群、１１〜１４・・・入力パッド群、１５．１６・・
・論理回路群、１７，１８・・・トライステート回路群
、１９゜２０・・・出力パッド群、２１．２２・・・出
力パッド群、２３・・・出力端子群、２４．２５・・・
チップ選択フリッププロップ回路、１０１・・・入力端
子群、１０２゜１０３・・・集積回路チップ選択入力信
号、１０４〜１０７・・・入力信号ワイヤーボンディン
グ線群、１４ １０８．１１０・・・入力信号群、１０９，１１１・・
・集積回路チップ選択信号、１１２，１１４・・・論理
回路群出力信号群、１１３，１１５・・・トライステー
ト回路出力信号群、１１６，１１７・・・出力信号ワイ
ヤーボンディング線群、１１８・・・出力信号群、１１
９．１２０・・・出力信号。
Claims (2)
- （１）外部から供給される入力信号を入力とする第１の
論理回路、および、外部から供給される第１の選択入力
信号と前記第１の論理回路の出力を入力とする第１のト
ライステート回路を有する第１の集積回路チップと、前
記入力信号を入力とし前記第１の論理回路と同等の機能
を持つ第２の論理回路、および、外部から供給される第
２の選択入力信号と前記第２の論理回路の出力を入力と
する第２のトライステート回路を有する第２の集積回路
チップと、前記第１のトライステート回路の出力端を前
記第２のトライステート回路の出力端に接続する手段と
を同一集積回路パッケージ内に具備することを特徴とす
る集積回路。 - （２）外部から供給される入力信号を入力とする第１の
論理回路、外部から供給される第１の選択入力信号を入
力とする第１のフリップフロップ回路、および、前記第
１の論理回路の出力と前記第１のフリップフロップ回路
の出力を入力とする第１のトライステート回路を有する
第１の集積回路チップと、前記入力信号を入力とし前記
第１の論理回路と同等の機能を持つ第２の論理回路、外
部から供給される第２の選択入力信号を入力とする第２
のフリップフロップ回路、および、前記第２の論理回路
の出力と前記第２のフリップフロップ回路の出力を入力
とする第２のトライステート回路を有する第２の集積回
路チップと、前記第１のトライステート回路の出力端を
前記第２のトライステート回路の出力端に接続する手段
とを同一集積回路パッケージ内に具備することを特徴と
する集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28628889A JPH03148166A (ja) | 1989-11-02 | 1989-11-02 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28628889A JPH03148166A (ja) | 1989-11-02 | 1989-11-02 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148166A true JPH03148166A (ja) | 1991-06-24 |
Family
ID=17702438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28628889A Pending JPH03148166A (ja) | 1989-11-02 | 1989-11-02 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03148166A (ja) |
-
1989
- 1989-11-02 JP JP28628889A patent/JPH03148166A/ja active Pending
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