JPH03148636A - アクティブマトリクス型液晶表示素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的１ （産業上の利用分野） この発明はアクティブマトリクス型液晶表示素子の製造
方法に関する。

（従来の技術） 電子機器の小形化、軽量化及び低消費電力化が進む中で
、ディスプレイの分野においても、ＣＲＴ　（Ｃａｔｈ
ｏｄｅ　Ｒａｙ　Ｔｕｂｅ）に代わるものとして、フラ
ットパネルディスプレイの研究・開発が活発に行なわれ
ている。この中でも、液晶ディスプレイは大面積表示が
可能であること、フルカラー化が可能であること、及び
低電流・低電圧動作であること等の点で最も注目を集め
ている。

液晶ディスプレイにはその目的に応じて様々−な動作方
式があるが、アクティブマトリクス方式はフルカラーの
動画表示を高解像度で行なうことが可能であることが特
徴である。アクティブマトリクス方式はマトリクス状に
配置した電極の交点を一画素とし、その一画素ごとにス
イッチング素子を設ける方式である。アクティブマトリ
クス方式は非線形ダイオード型と薄膜トランジスタ（Ｔ
ＰＴ）型に分類できるが、このうち特に後者の研究・開
発が活発に行われている。ＴＰＴとコンデンサのアレイ
をガラス板に配設したものを一方の基板とするものは、
例えばアイイーイーイー・トランザクション・オン・エ
レクトロン・デバイス（ＩＥＥＥ　Ｔｒａｎｓ、　ｏｎ
　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｌｃｅｓ−）第２０巻の第
９９５頁乃至第ｔｏｏｔ頁（１９７３年）に詳細に記載
さ　　−れている。

第６図はＴＰＴを使用したＴＦＴアレイ基板の概略平面
図であり、ＴＰＴは等価回路で示している。第６図にお
いて、硝子基板仕には、はぼ平行に等間隔で配設された
信号電極線２と、この信号電極線２とほぼ直交し且つ酸
化硅素等の層間絶縁膜で信号電極線２と電気的に絶縁さ
れた走査電極線３と、信号電極線２と走査電極線３との
交点付近に配置され全体としてマトリクス状になった表
示画素部４から構成される装置 第７図はこの表示画素部４の一例を示す断面図である。

第７図において、硝子基板１０上に、ゲ４電極１ｌ、ゲ
ート絶縁膜１２、半導体膜１３、半導体保護膜１４、低
低抵抗半一体膜５−、ソース電極１６及びドレイン電極
ｌ７から構成されるＴＰＴは、ソース電極１６の部分で
画素電極１８に接続されている。ここで、ゲート電極１
ｌは第６図における走査電極線３と一体であり、ドレイ
ン電極１７は′Ｍフ図における信号電極線２と一体であ
る。そして、ＴＰＴを保護するため、この上部を酸化硅
素等の絶縁膜ｌ９で覆うとともに、更に、この上に配向
膜２０を形成している。一方、硝子基板１０上には、Ｔ
ＰＴと対向するように遮光膜２２が形成されており、更
に、対向電極２３及び配向膜２４が順次形成されている
。そして、２つの硝子基板１０．２１の間には液晶２５
が挟持されている。

第７図に示したＴＦＴアレイ基板を製作する工程は次の
通りである。まず、硝子基板１０上に第６図における走
査電極線３及びゲート電極ｌ１を同時に形成し、この上
にゲート絶縁膜１２、半導体膜１３、及び半導体保護膜
１４を順次成膜する。

次に、半導体保護膜１４を成形した後、低抵抗半一体膜
１５を成膜し、半導体膜ｌ３と低抵抗半導体膜１５を同
時に同一形状に成形する。その後、画素電極１８の形成
及び電極パッド上のゲート絶縁膜１２の除去を行い、第
６図における信号電極線２、ソース電極１６及びドレイ
ン電極１７を形成する。続いてこの状態では、ソース電
極１６とドレイン電極１７が低抵抗半導体膜１５により
短絡しているので、例えば特開昭６０−４２８６１１号
公報に記載されているように、ソース電極１６とドレイ
ン電極１７をマスクにして、半導体保護膜ｌ４上の低抵
抗半導体膜１５を除去する。そして、硝子基板１０上に
絶縁膜１９と配向膜２Ｇを順次形成することにより、Ｔ
ＦＴアレイ基板が完成する。

（発明が解決しようとする課題） しかしながら、この種の液晶表示素子において、画素電
極１８とドレイン電極１７及び信号電極線２とは同一平
面内に近接して形成されるために、画素電極１８とドレ
イン電極１７及び信号電極線２とが短絡し、欠陥画素が
発生することがあった。このため、画素電極ｌ８とドレ
イン電極１７及び信号電極線２との間隔を大きくとる必
要が生じ、開口率が低下することがあつた。

この発明は、このような従来の事情に鑑みてなされたも
のである。

［発明の構成］ （課題を解決するための手段） この発明は、第１基板上にゲート電極、ゲート絶縁膜、
半導体膜、ソース電極及びドレイン電極から構成される
薄膜トランジスタを複数本の走査電極線と信号電極線の
交点付近に配置してマトリクス状にし且つ各々の薄膜ト
ランジスタに画素電極を接続してなるアレイ基板と、第
２基板上に対向電極を形成してなる対向基板との間に液
晶を挟持してなるアクティブマトリクス型液晶表示素子
の製造方法についてのものである。そして、この発明は
、第１基板上に透明導電膜を成膜した後、走査電極線と
半導体膜をマスクとした背面露光法を用いて、透明導電
膜をパターニングすることにより、画素電極を形成する
工程を備えている。また、この発明は、上述の工程に代
えて、第１基板上に先遮蔽膜を成膜した後にパターニン
グしてブラックマトリックスを形成する工程と、第１基
板上に透明導電膜を成膜した後、走査電極線とブラック
マトリックスをマスクとした背面露光法を用いて、透明
導電膜をパターニングすることにより、画素電極を形成
する工程を備えている。

（作　用） この発明では、透明導電膜から画素電極を背面露光によ
り形成することで、金属粉に代表されるような光が透過
しない異物上の透明導電膜は除去されるため、画素電極
とドレイン電極及び信号電極線との短絡が減少し、点欠
陥を低減できる。

また、信号電極線と画素電極が近接して形成されるため
、開口率が大きくなり、透過率が高い表示素子を形成す
ることができる。

（実施例） 以下、図面を参照してこの発明を詳細に説明する。

第１図は第１の発明の一実施例によって得られるアクテ
ィブマトリクス型液晶表示素子を示す断面図を表してお
り、これを製造工程上従って説明する。第１図において
、まず、例えば硝子からなる第１基板３０の一生面上に
、例えばモリブデン・タンタル（Ｍｏ−Ｔａ）合金膜を
スパッタ法等により厚さ約０．２μｍに成膜し、ホトリ
ソグラフィ一法によりストライブ状の走査電極線（図示
せず）と、この走査電極線に電気的に接続しているゲー
ト電極３１を成形する。次に、プラズマＣｖＤ　（Ｃｈ
ｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｌｔｉｏｏ　）
法等により、例えば厚さ約０．３μｍの窒化硅素（Ｓ　
ｉ　Ｎｘ　）膜、例えば厚さ約（Ｌ１μｍの非晶質硅素
（ａ−Ｓｉ）膜及び厚さ約０．３μｍのＳｉＮｘ膜を、
順次連続して堆積し、最下部のＳｉＮｘ膜からなるゲー
ト絶縁膜３２を得るとともに、ホトリソグラフィ一法に
より最上部のＳｉＮｘｆｌｋに加工を施し、ゲート電極
３１に対応した部分より内側に半導体保護膜３３を島状
に成形する。続いて、プラズマＣＶＤ法により厚さ約０
，０５μｍのｎ　型のａ−Ｓｉ膜を成膜し、ホトリソグ
ラフィ一法により半導体膜３４と低抵抗半導体膜３５を
同時に成形する。

第２図はこの実施例における走査電極線３６と半導体膜
３４のパターンを示す概略平面図である。

同図かられかるように、半導体膜３４と低抵抗半導体膜
３５の積層膜は第７図における信号電極線２に類似した
形状を有しており、走査電極線３Ｂとの間で所定の升目
を形造っている。

次に、第１基板３０の一生面上に例えばＩＴＯ（Ｉｎｄ
ｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）からなる透明導電膜をス
パッタ法で約０．１ａｍの厚さに堆積し、ホトリソグラ
フィ一法により画素電極３７を成形する。ここで、画素
電極３７を成形する際には、例えばネガ型のホトレジス
トを塗布し、第１基板３０の他主面側から露光・現像を
行う。こうすることにより、走査電極１１３６と半導体
膜３４により形成されている升目の内側にレジストパタ
ーンが形成され、透明導電膜をエッチングすると、升目
の内側に画素電極３７が形成される。

次に、例えば厚さ約０．０５μｍのモリブデン（Ｍｏ）
膜と厚さ約１．０μｍのアルミニウム（Ａｌ）膜をスパ
ッタ法等で堆積し、ホトリソグラフィ一法によりストラ
イプ状の信号電極線（図示せず）、この信号電極線に電
気的接続しているドレイン電極３８、及びソース電極３
９を同時に形成する。このとき、信号電極線とドレイン
電極３８は、半導体膜３４と低抵抗半導体膜３５の積層
膜のパターン上内側に形成するのに対し、ソース電極３
９は画素電極３７と電気的に接続するように形成される
。また、この状態では、ドレイン電極３８とソース電極
３９の間が低抵抗半導体膜３５により短絡してしまうの
で、この部分の低抵抗半導体膜３５をエッチングにより
除去する。こうして、Ｔ５１基板３０上にゲート電極３
１、ゲート絶縁膜３２、半導体膜３４ドレイン電極３８
及びソース電極３９から構成されるＴＦＴ４０が得られ
、図示はしないが、ＴＦＴ４０はそれぞれ複数本の走査
電極線３６と信号電極線の交点付近に位置し、全体とし
てマトリクス状に配置されている。続いて、例えば窒化
硅素からなる膜を第１基板３０の一生面上に約０．１μ
ｍから約１−０μｍの厚さで堆積し、ホトリソグラフィ
一法にて、絶縁膜４１を所望のパターンに形成する。そ
してこの後、第１基板３０の一生面上に、例えばポリイ
ミドからなる配向膜４２を例えばスピナコート法等によ
り塗布し、約１００℃から約２００℃の間の適当な温度
で焼成してからラビングを行う。こうして、所望のアレ
イ基板４３が得られる。

一方、第２基板４４の一生面上には、アレイ基板４３の
ＴＦＴ４０と対向させる位置に、例えばＡＩからなる遮
光膜４５を形成し、更に、例えばＩＴＯからなる対向電
極４６を形成する。そしてこの後は前と同様に、第２基
板４４の一生面上に、例えばポリイミドからなる配向１
４１４７を例えばスピナコート法などにより塗布し、約
１００℃から約２００℃の間の適当な温度で焼成してか
らラビングを行う。こうして、所望の対向基板４８が得
られる。次に、アレイ基板４３と対向基板４８を、スペ
ーサ（図示せず）である例えば約ＩＯμｍのアルミナの
ビーズを介して、配向膜４２，４７が対向した状態で一
体となるように、液晶の注入口となる部分を除いて、例
えばエポキシ系の接着剤からなる封着材（図示せず）で
ほぼｌＯμｍ　ＩＩ　ｔて概略平行に貼り合わせる。次
に、前述の注入口より液晶４９を注入した後、例えばエ
ポキシ系の接着剤からなる封止材（図示せず）で注入口
を封止する。

こうして、アレイ基板４３と対向基板４８との間に液晶
４９を挟持してなる所望のアクティブマトリクス型液晶
表示素子が得られる。

この実施例では、第１基板３０の一生面上に透明導電膜
を成膜した後、走査電極線３６と半導体膜３４をマスク
とした背面露光法を用いて、上述の透明導電膜をパター
ニングすることにより、画素電極３７を形成している。

この結果、画素電極３７を形成する以前に例えば金属粉
のような異物が第１基板３０に付着していた場合、この
異物上では透明導電膜が除去されるため、画素電極３７
とドレイン電極３８及び信号電極線との短絡が減少する
。また、信号電極線に極めて近接した形で画素電極３７
を形成することが可能となり、表示素子の開口率が従来
に比べ向上する。

第３図は第２の発明の一実施例によって得られるアクテ
ィブマトリクス型液晶表示素子を示す断面図を表してお
り、これを製造工程に従って説明する。第３図において
、まず、例えば硝子からなる第１基板３０の一生面上に
、例えばクロム（Ｃ「）からなる光遮蔽膜をスパッタ法
等により厚さ約０．１５μｍに成膜し、ホトリソグラフ
ィ一法により格子状のブラックマトリクス５０を成形す
る。

続いて、全面に例えばプラズマＣＶＤ法等【巳より、例
えば厚さ約（１２μｍのＳｉＯｘからなる絶縁層５１を
形成する。次に、例えばＭ　ｏ　−Ｔ　ａ合金膜をスパ
ッタ法等により厚さ約０．２μｍに成膜し、ホトリソグ
ラフィ一法によりストライブ状の走査電極線（図示せず
）と、この走査電極線に電気的に接続しているゲート電
極３１を成形する。

第４図はこの実施例における走査電極線３６とブラック
マトリクス５０のパターンを示す概略平面図である。同
図かられかるように、ブラックマトリクス５０は第７図
における信号電極線２に類似した形状を有しており、走
査電極線３６との間で所定の升目を形造っている。

次に、プラズマＣＶＤ法等により、例えば厚さ約０，３
μｍのＳｉＯｘ膜、例えば厚さ約０．１μｍのａ−Ｓｉ
膜及び厚さ約Ｌ３ｐｍのＳｉＮｘ膜を、順次連続して堆
積し、最下部のＳｉＯｘ膜からなるゲート絶縁膜３２を
得るとともに、ホトリソグラフィ一法により最上部のＳ
ｉＮｘ膜に加工を施し、ゲート電極３１に対応した部分
より内側に半導体保護膜３３を島状に成形する。続いて
、プラズマＣＶＤ法により厚さ約０．０５μｍのｎ　型
のａ−Ｓｉ膜を成膜し、ホトリソグラフィ一法により半
導体膜３４と低抵抗半導体膜３５を同時に成形する。次
に、第１基板３０の一生面上に例えばＩ　Ｔｏ　（Ｉｎ
ｄｆｕｓ　Ｔｉｎ　Ｏｘｉｄｅ）からなる透明導電膜を
スパッタ法で約０．１１１ｍの厚さに堆積し、ホトリソ
グラフィ一法により画素電極３７を成形する。

ここで、画素電極３丁を成形する際には、例えばネガ型
のホトレジストを塗布し、第１基板３０の他主面側から
露光・現像を行う。こうすることにより、走査電極線３
６とブラックマトリクス５０により形成されている升目
の内側のみにレジストパターンが形成され、透明導電膜
をエッチングすると、升目の内側に画素電極３７が形成
される。

これ以降は第１図に示した実施例と同様な工程を行うこ
とにより、所望のアクティブマトリクス型液晶表示素子
が得られる。

この実施例では、第１基板３０上に光遮蔽膜を成膜した
後にパターニングしてブラックマトリクス５０を形成す
るとともに、第１基板３Ｇ上に透明導電膜を成膜した後
、走査電極線３６とブラックマトリクス５０をマスクと
した背面露光法を用いて、透明導電膜をパターニングす
ることにより、画素電極３７を形成している。この結果
、この実施例は、第１図に示した実施例と同様の効果を
有している。特に、この実施例では、ブラックマトリク
ス５０が光遮蔽膜から構成されるため、半導体１１１３
４を利用する第１図に示した実施例に比べて上述の効果
が顕著である。

第５図は第２の発明の他の実施例によって得られるアク
ティブマトリクス型液晶表示素子を示す断面図を表して
おり、これを製造工程に従って説明する。第５図におい
て、まず、例えば硝子からなる第１基板３０の一生面上
に、例えばＣｒからなる光遮蔽膜をスパッタ法等により
厚さ約０．１５μｍに成膜し、ホトリソグラフィ一法に
より格子状のブラックマトリクス５０を成形する。続い
て、全面に例えばプラズマＣＶＤ法等により、例えば厚
さ約０．２μｍのＳｉＯｘからなる絶縁層５１を形成す
る。次に、例えばＭ　ｏ　−Ｔ　ａ合金膜をスパッタ法
等により厚さ約０．２μｍに成膜し、ホトリソグラフィ
一法によりストライブ状の走査電極線（図示せず）と、
この走査電極線に電気的に接続しているゲート電極３１
を成形する。ここで、走査電極線とブラックマトリクス
５０のパターンの位置関係は、第４図の場合と同様であ
る。

続いて、第１基板３０の一生面上の全面に、例えばプラ
ズマＣＶＤ法等により厚さ約０．２μｍのＳｉＯｘから
なる−層目のゲート絶縁膜３２ａを形成する。次に、第
１基板３０の一生面上に例えばＩＴＯからなる透明導電
膜をスパッタ法で約０．１　μｍの厚さに堆積し、ホト
リソグラフィ一法により画素電極３７を成形する。ここ
で、画素電極３７を成形する際には、例えばネガ型のホ
トレジストを塗布し、第１基板３０の他主面側から露光
・現像を行う。こうすることにより、走査電極！１３６
とブラックマトリクス５０により形成されている升目の
内側のみにレジストパターンが形成され、透明導電膜を
エッチングすると、升目の内側に画素電極３７が形成さ
れる。次に、第１基板３０の一生面上の全面に、例えば
プラズマＣＶＤ法等により厚さ約０．２μｍのＳｉＯｘ
からなる二層目のゲート絶縁膜３２ｂを形成する。

次に、プラズマＣＶＤ法等により、例えば厚さ約０．０
５μｍのａ−Ｓｉ膜及び厚さ約０．２μｍのＳｉＮｘ膜
を順次連続して堆積し、ホトリソグラフィ一法により最
上部のＳｉＮｘ膜に加工を施し、ゲート電極３１に対応
した部分より内側に半導体保護膜３３を島状に成形する
。続いて、プラズマＣＶＤ法により厚さ約０．０５μｍ
のｎ　型のａ−Ｓｉ膜を成膜し、ホトリソグラフィ一法
により半導体膜３４と低抵抗半導体膜３５を同時に成形
する。次に、ゲート絶縁膜３２ｂ１半導体膜３４及び低
抵抗半導体膜３５のＩａ層膜の所定部分に、画素電極３
７とソース電極３９を電気的に接続させるためのコンタ
クトホールをホトリソグラフィ一法により形成する。続
いて、例えば厚さ約０．０５μｍのモリブデン（Ｍ　ｏ
　）膜と厚さ約１．０μｍのアルミニウム（ＡＩ）膜を
スパッタ法等で堆積し、ホトリソグラフィ一法によりス
トライブ状の信号電極線（図示せず）、この信号電極線
に電気的接続しているドレイン電極３８、及びソース電
極３９を同時に形成する。このとき、信号電極線とドレ
イン電極３８は、ブラックマトリクス５０のパターン上
内側に形成するのに対し、ソース電極３９は上述したコ
ンタクトホールを介して画素電極３７と電気的に接続す
るように形成される。また、この状態では、ドレイン電
極３８とソース電極３９の間が低抵抗半導体膜３５によ
り短絡してしまうので、この部分の低抵抗半導体膜３５
をエッチングにより除去する。こうして、第１基板３０
上にゲート電極３１、ゲート絶縁膜３２、半導体膜３４
、ドレイン電極３８及びソース電極３９から構成される
ＴＦＴ４０が得られる。これ以降は第１図に示した実施
例と同様な工程を行うことにより、所望のアクティブマ
トリクス型液晶表示素子が得られる。

この実施例では、第３図に示した実施例と同様に、Ｔ５
１基板３０上に光遮蔽膜を成膜した後にパターニングし
てブラックマトリクス５０を形成するとともに、第１基
板３Ｇ上に透明導電膜を成膜した後、走査電極線３６と
ブラックマトリクス５０をマスクとした背面露光法を用
いて、透明導電膜をパターニングすることにより、画素
電極３７を形成している。この結果、この実施例は、今
まで述べた実施例と同様の効果を有している。

そして特に、この実施例では、画素電極３７とドレイン
電極３８の間にゲート絶縁膜３２ｂを介在させることに
より、異物による画素電極３７とドレイン電極３８及び
信号電極線との短絡を皆無とすることができた。

なお、第１図に示した実施例において、背面露光法を用
いる際の半導体膜３４と低抵抗半導体膜３５の積層膜の
遮光性を向上させる必要があるときには、低抵抗半導体
膜３５上に所定の金属膜例えば厚さ約０．１μｍのＭＯ
膜を積層した後、画素電極３７の形成を行えばよい。

［発明の効果］ この発明は、走査電極線と半導体膜或いはブラックマト
リクスとをマスクとした背面露光法を利用して画素電極
を形成することにより、信号電極線と画素電極を近接し
て形成できるため、開口率が大きく透過率の高いアクテ
ィブマトリクス型液晶表示素子を歩留りよく製造するこ
とが可能である。

【図面の簡単な説明】

第１図は第１の発明の一実施例によって得られるアクテ
ィブマトリクス型液晶表示素子を示す断面図、第２図は
第１図に示した実施例における走査電極線と半導体膜の
パターンを示す概略平面図、第３図は第２の発明の一実
施例によって得られるアクティブマトリクス型液晶表示
素子を示す断面図、第４図は第３図に示した実施例にお
ける走査電極線とブラックマトリクスのパターンを示す
概略平面図、第５図は第２の発明の他の実施例によって
得られるアクティブマトリクス型液晶表示素子を示す断
面図、第６図は従来のＴＦＴアレイ基板の概略平面図、
第７図は従来のアクティブマトリクス型液晶表示素子の
表示画素部の一例を示す断面図である。 ３０・−・第１基板、　　　　３１・−・ゲート電極３
２．３２ａ、３２ｂ−・・ゲート絶縁膜３４・・・半導
体膜 ３６・・−走査電極線、　　　３フー・画素電極３８・
・・ドレイン電極、　　　３９−・−ソース電極４０・
−・ＴＦＴ、　　　　　　４３−・・アレイ基板４６・
・−対向電極、　　　　４８・・・対向基板４９・・一
液晶、　　　　　５Ｇ−・・ブラックマトリクス代理人
　弁理士　則　近　憲　佑 同　　　　竹　花　喜久男 岨対緘艮阪 ４５２先膜　４４藁２ＸＫｔ）　　　４６ｊ拘を徹ｌ　
　／ ３４斗喜本腰 バ＼、 −′Ｔｔ　　廿　仔 ４５　７．４　　４６　　４８ １／　　　　ｔ／− ３５３１ＳＯｉフー／７７１−３７．ｔ５１＃ｑ第　　
３　図 ４５　４４　　　　　７．６ ２｛′！う電ぷｉ漿 １　１１＋１１　１Ｉ＋−砧魂

Claims (2)

【特許請求の範囲】
1. （１）第１基板上にゲート電極、ゲート絶縁膜、半導体
   膜、ソース電極及びドレイン電極から構成される薄膜ト
   ランジスタを複数本の走査電極線と信号電極線の交点付
   近に配置してマトリクス状にし且つ各々の薄膜トランジ
   スタに画素電極を接続してなるアレイ基板と、第２基板
   上に対向電極を形成してなる対向基板との間に液晶を挟
   持してなるアクティブマトリクス型液晶表示素子の製造
   方法において、 前記第１基板上に透明導電膜を成膜した後、前記走査電
   極線と前記半導体膜をマスクとした背面露光法を用いて
   、前記透明導電膜をパターニングすることにより、前記
   画素電極を形成する工程を備えたことを特徴とするアク
   ティブマトリクス型液晶表示素子の製造方法。
2. （２）第１基板上にゲート電極、ゲート絶縁膜、半導体
   膜、ソース電極及びドレイン電極から構成される薄膜ト
   ランジスタを複数本の走査電極線と信号電極線の交点付
   近に配置してマトリクス状にし且つ各々の薄膜トランジ
   スタに画素電極を接続してなるアレイ基板と、第２基板
   上に対向電極を形成してなる対向基板との間に液晶を挟
   持してなるアクティブマトリクス型液晶表示素子の製造
   方法において、 前記第１基板上に光遮蔽膜を成膜した後にパターニング
   してブラックマトリクスを形成する工程と、前記第１基
   板上に透明導電膜を成膜した後、前記走査電極線と前記
   ブラックマトリックスをマスクとした背面露光法を用い
   て、前記透明導電膜をパターニングすることにより、前
   記画素電極を形成する工程を備えたことを特徴とするア
   クティブマトリクス型液晶表示素子の製造方法。