JPH03150978A - アドレス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はアドレス制御回路に関し、特に、ＰＩＰ機能を
有するディジタルテレビジョン受像機に好適のアドレス
制御回路に関する。

（従来の技術） 従来、ディジタルテレビジョン受像機においては、フィ
ールドメモリを採用して、ＰＩＰ（ピクチャーインピク
チャー）等を可能にしている。

第５図はこのようなフィールドメモリに採用される従来
のアドレス制御回路を示すブロック図である。

入力端子１，２．３には垂直タイミング信号ｖ１水平タ
イミング信号Ｈ及びクロックＯＫが夫々入力される。図
示しないフィールドメモリは画面の垂直及び水平方向の
画素に対応したアドレスを有しており、このアドレスを
指定するための垂直及び水平アドレス信号は、垂直及び
水平タイミング信号を基準信号（クリア信号）として利
用し、クロックＧＫをカウントすることにより得られる
。

入力端子２からの水平タイミング信号Ｈは水平アドレス
カウンタ５のクリア端Ｃ［に水平基準信号としで与えら
れる。水平アドレスカウンタ５は、入力端子３からのク
ロックＧＫをカウントし水平タイミング信号Ｈによって
クリアされ、カウント出力を水平アドレス信号としてフ
ィールドメモリに出力している。

一方、垂直アドレス信号は垂直アドレスカウンタ４から
出力される。垂直アドレスカウンタ４は、入力端子３の
クロックＧＫをカウントし、クリア端ＣＬに入力される
垂直基準信号ＶＣＬでクリアされて垂直アドレス信号を
出力している。この垂直基準信号ＶＣＬは、垂直タイミ
ング信号■をラッチ回路６によってラッチさせ、水平タ
イミング信号Ｈのタイミングで出力させることにより得
ている。

これにより、垂直及び水平アドレスカウンタ４゜５のク
リア端ＣＬに与えられる基準信号の位相合わせが行われ
、垂直アドレス信号と水平アドレス信号との同期が取ら
れている。

しかしながら、垂直タイミング信号Ｖと水平タイミング
信号Ｈの位相が非同期である場合には、これらのタイミ
ング信号に発生するジッタによって、垂直アドレスカウ
ンタ４のクリア端ＣＬに与えられる基準信号に１水平タ
イミング信号期間のジッタが生じ、画面が垂直方向に上
下して画面品位が劣化するという問題があった。

第６図はこの問題点を説明するためのタイミングチャー
トであり、第６図（ａ）は水平タイミング信号Ｈを示し
、第６図（ｂ）はジッタが発生した垂直タイミング信号
Ｖを示し、第６図（Ｃ）乃至（ｄ）は垂直基準信号ＶＣ
Ｌを示している。

ラッチ回路６は水平タイミング信号Ｈの立上がりエツジ
で垂直タイミング信号■を出力する。いま、垂直及び水
平タイミング信号が非同期であり、垂直タイミング信号
■の位相が水平タイミング信号Ｖの位相に対して第６図
（ｂ）の斜線部に示すように変化するものとする。そう
すると、ラッチ回路６からの垂直基準信号ｖＣ［は、第
６図（ａ）。

（Ｃ）に示すように、水平タイミング信号７のタイミン
グで発生することもあり、また、第６図（ａ）、（ｄ）
に示すように、水平タイミング信号８のタイミングで発
生することもある。すなわら、垂直基準信号ＶＣ［には
第６図（ｅ）の斜線部に示す１水平タイミング信号期間
のジッタが発生する。このジッタによって、子画面が垂
直方向に上下してしまう。この画面のがたつきの発生周
期が長い場合には特には問題とならないが、頻繁に（例
えば、１■毎）不連続ながたつきが発生した場合には極
めて画面品位が劣化してしまう。

（発明が解決しようとする課題） このように、上述した従来のアドレスｍ１１１回路にお
いては、垂直アドレスカウンタの垂直基準信号に１水平
タイミング信号期間のジッタが発生して、画面が垂直方
向に頻繁にがたついてしまうことがあり、画面が著しく
見辛くなることがあるという問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、
水平タイミング信号と非同期の垂直タイミング信号を用
いた場合でも、画面が頻繁にがたつくことを防止するこ
とができるアドレス制御回路を提供することを目的とす
る。

［発明の構成］ （課題を解決するための手段） 本発明に係るアドレス制御回路は、水平タイミング信号
に基づく水平基準信号でクリアされてカウント値により
フィールドメモリの水・平アドレスを指定する水平アド
レスカウンタと、垂直タイミング信号に基づく垂直基準
信号でクリアされてカウント値によりフィールドメモリ
の垂直アドレスを指定する垂直アドレスカウンタとを具
備したアドレス制御回路において、前記垂直タイミング
信号を順次遅延させて得られるａｍｌ！の遅延信号を出
力する遅延回路と、前記複数の遅延信号を用いて前記垂
直タイミング信号の立上がり後の所定タイミングよりも
前記水平タイミング信号の立上りタイミングが早いか否
かを検出する位相検出手段と、この位相検出手段の検出
結果に基づいた制御信号を出力する制御信号発生手段と
、前記遅延信号のうち前記所定タイミングの前後のタイ
ミングで発生する遅延信号が入力され前記制御信号によ
っていずれか一方の遅延信号を前記垂直基準信号として
選択的に出力する選択手段とを具備したものである。

（作用） 本発明においては、遅延回路が垂直タイミング信号を順
次遅延させて複数の遅延信号を出力する。位相検出手段
は、この遅延信号を基にして、水平タイミング信号が垂
直タイミング信号の立上り後の所定タイミングよりも早
いタイミングで立上るか否かを判断する。一方、この所
定タイミング前後に発生する遅延信号が選択手段に与え
られている。制御信号発生手段は、位相検出手段の検出
結果に基づいて、いずれか一方の遅延信号を選択させる
ための制御信号を出力する。これにより、垂直及び水平
タイミング信号が非同期で水平タイミンク信号の位相が
変化する場合において、垂直及び水平タイミング信号が
近接した位相関係となる周期を長くすることができる。

こうして、画面上にがたつきが頻繁に発生することを防
止している。

（実施例） 以下、図面に基づいて本発明の実施例を詳細に説明する
。第１図は本発明に係るアドレス制御回路の一実施例を
示す回路図である。

入力端子１には垂直タイミング信号■が人力される。こ
の垂直タイミング信号■は遅延回路１０に入力される。

遅延回路１０は縦続接続されたシフトレジスタ１１乃至
１６により構成されており、各シフトレジスタ１１乃至
１６にはクロックｍＨが与えられる。垂直タイミング信
号Ｖはシフトレジスタ１１に入力され、クロックｍＨの
立上がりタイミングでシフトレジスタ１１から出力され
るようになっている。また、シフトレジスタ１１から出
力される垂直タイミング信号の遅延信号■０は次段のシ
フトレジスタ１２乃至１６によって、クロックｍＨ周期
だけ順次遅延されて出力される。なお、クロックｍＨは
水平タイミング信号Ｈよりも十分に高い周波数に設定さ
れている。

シフトレジスタ１３からの遅延信号ｖ２はＮＯＲ回路１
７の一方入力端に与えられる。ＮＯＲ回路１７の他方入
力端には端子２から水平タイミング信号Ｈが与えられ、
出力端はＮＡＮＤ回路１９の一方入力端に接続される。

シフトレジスタ１６からの遅延信号ｖ５はＮＯＲ回路１
８の一方入力端に与えられる。ＮＯＲ回路１８の他方入
力端には水平タイミング信＠Ｈが与えられ、出力端はＮ
ＡＮＤ回路２０の一方入力端に接続される。ＮＡＮＤ回
路１９の他方入力端にはシフトレジスタ１１から遅延信
号ＶＯが与えられ、出力端はＮＡＮＤ回路２１の一方入
力端に接続される。ＮＡＮＤ回路２０の他方入力端には
シフトレジスタ１４から遅延信号■３が与えられ、出力
端はＮＡＮＤ回路２２の一方入力端に接続される。

ＮＡＮＤ回路２１の出力端はＮＡＮＤ回路２２の他方入
力端に接続され、ＮＡＮＤ回路２２の出力端はＮＡＮＤ
回路２１の他方入力端に接続されており、ＮＡＮＤ２１
，２２によりフリツプフロツプ回路（以下、ＦＦという
）２３が構成される。一方、シフトレジスタ１２．　Ｉ
ｓからの遅延信号Ｖ１　、Ｖ４はセレクタ２４に入力さ
れており、セレクタ２４はＦＦ２３の出力によって制御
されて遅延信号Ｖｌ　、Ｖ４を選択的に出力端子２５に
出力する。すなわち、セレクタ２４はＦＦ２３からハイ
レベル（以下　ＭＨ”という）の制御信号が入力された
場合には遅延信号ｖ１を出力端子２５に出力し、“Ｌ”
の制御信号が入力された場合には遅延信号■４を出力端
子２５に出力するようになっている。出力端子２５に導
出される信号が垂直基準信号ＶＣＬとして図示しない垂
直アドレスカウンタのクリア端ＣＬに与えられるように
なっている。

次に、このように構成されたアドレス制御回路の動作に
ついて第２図乃至第４図のタイミングチャートを参照し
て説明する。第２図（ａ）はクロックｍＨを示し、第２
図（ｂ）は垂直タイミング信号■を示し、第２図（Ｃ）
乃至（ｈ）は遅延信号ＶＯ乃至■５を夫々示し、第２図
（＋）はＮＡＮＤ回路１９の出力を示し、第２図（ｊ）
はＮＡＮＤ回路２０の出力を示している。第３図（ａ）
は水平タイミング信号Ｈを示し、第３図（ｂ′）はクロ
ックｍＨを示し、第３図（Ｃ）は垂直タイミング信号Ｖ
を示し、第３図（ｄ）は垂直基準信号ＶＣＬを示してお
り、第４図（ａ＞乃至（ｄ）は夫々第３図（ａ）乃至（
ｄ）に対応している。

入力端子１を介して第２図（ｂ）に示す垂直タイミング
信号Ｖが遅延回路１０に入力される。シフトレジスタ１
１乃至１６からは第２図（Ｃ）乃至（ｈ）に示す遅延信
号ＶＯ乃至ｖ５が夫々出力される。

遅延信号Ｖ２　、Ｖ５は夫々ＮＯＲ回路１７．１８の一
方入力端に与えられている。ＮＯＲ回路１７．１８は他
方入力端に与えられる水平タイミング信号Ｈの１１　Ｌ
″期間遅延信号Ｖ２　、Ｖ３を夫々反転出力し、水平タ
イミング信号Ｈの“Ｈ”期間には“し”を出力する。

ＮＯＲ回路１７の出力によって、遅延信号■２の立上り
タイミングまでに水平タイミング信号Ｈが“Ｈ”となる
か否かが判断可能である。また、ＮＯＲ回路１８の出力
によって遅延信号■５のタイミングまでに水平タ′イミ
ング信号ＨがＨＩＩとなるか否かが判断可能である。Ｎ
ＯＲ回路１７．１８の出力はＮＡＮＯ回路１９．２０の
一方入力端に夫々与えられ、ＮＡＮＤ回路１９．２０の
他方入力端には遅延信号ＶＯ、Ｖ３が夫々与えられる。

ＮＡＮＤ回路１９は水平タイミング信号Ｈ及び遅延信号
■２がいずれも“Ｌ″である場合には、遅延信号ＶＯを
反転出力し、他の期間には“Ｈ”となる。また、ＮＡＮ
Ｄ回路２０は水平タイミング信号Ｈ及び遅延信号ｖ５が
いずれも“Ｌ”である場合には、遅延信号Ｖ３を反転出
力し、他の期間には’　Ｈ”となる。

したがって、ＮＡＮＤ回路１９の出力は、水平タイミン
グ信号Ｈが“Ｌ″であれば、第２図（ｉ）に示すように
、遅延信号ｖＯの立上りから遅延信号■２の立上りまで
の期間（以下、Ａ期間という）は“し”となる。つまり
、ＮＡＮＤ回路１９の出力によって、Ａ期間に水平タイ
ミング信号ＨがＨ”となるか否かが判断可能である。同
様に、ＮＡＮＤ回路２０の出力によって、遅延信号ｖ３
の立上りから遅延信号■５の立上りまでの期間（以下、
Ｂ期間という）に水平タイミング信号Ｈが“Ｈ″となる
か否かが判断可能である。前述したように、クロックｍ
Ｈの周波数は水平タイミング信号Ｈの周波数に比して十
分に高いので、水平タイミング信号Ｈの立上りタイミン
グがＡ、Ｂ期間内にあることを確実に検出することがで
きる。

ＮＡＮＤ回路１９．２０の出力はＦＦ２３を構成するＮ
ＡＮＤ回路２１．２２に夫々与えられる。ＦＦ２３はＮ
ＡＮＤ回路１９ノ出力が“Ｌｎになると、ＮＡＮＤ回路
２２の出力端から“Ｌ”の制御信号をセレクタ２４に出
力し、ＮＡＮＤ回路２０の出力が“Ｌ″になると、“′
Ｈ”の制御信号をセレクタ２４に出力する。ＮＡＮＤ回
路１９．２０の出力がいずれも“Ｈ”の場合には、ＦＦ
２３からの制御信号のＬ”“Ｈ”は変化しない。セレク
タ２４は、この制御信号によって遅延信号Ｖｌ　、Ｖ４
を選択的に出力端子２５に出力して、図示しない垂直ア
ドレスカウンタに与える。

したがって、水平タイミング信号ＨがＡ期間の以前に“
Ｈ”である場合には、制御信号は変化せず、セレクタ２
４は出力を切換えない。水平タイミング信号ＨがＡ期間
に“Ｈ”になると、ＦＦ２３からはＬ”の制御信号が出
力され、セレクタ２４からは遅延信号■４が出力される
。一方、水平タイミング信ｊＪＨがＢ期間に“Ｈ”にな
ると、ＦＦ２３からは“Ｈ″の制御信号が出力されてセ
レクタ２４は遅延信号ｖ１を出力する。

＝いま、水平タイミング信号Ｈの周期が垂直タイミング
信＠Ｖの周期に比して若干短く、水平タイミング信号Ｈ
の位相が進むものとする。ここで、水平タイミング信号
Ｈが垂直タイミング信号■の立上りタイミングに近付き
、第３図に示す位相関係になるものとする。この場合に
は、Ａ期間に水平タイミング信号Ｈが立上ることになり
、ＦＦ２３からは“Ｌ′′の制御信号が出力されて、セ
レクタは遅延信号■４を出力端子２５に出力する（第３
図（ｄ））。以後、この状態が維持され、遅延信号Ｖ４
が垂直基準信号ＶＣＬとして垂直アドレスカウンタに与
えられる。水平タイミング信号Ｈの位相が変化して次に
垂直タイミング信号Ｖの立上りタイミングに近付くまで
に十分な時間間隔があり、画面上で発生するがたつきの
周期は長い。

一方、水平タイミング信号Ｈの周期が垂直タイミング信
号■の周期に比して若干長く、水平タイミング信号Ｈの
位相が遅れるものとする。ここで、水平タイミング信号
Ｈが垂直タイミング信号Ｖの立上りタイミングに近付き
、第４図に示す位相関係になるものとする。この場合に
は、Ｂ期間に水平タイミング信号Ｈが立上ることになり
、ＦＦ２３からは“Ｈ”の制御信号が出力されて、遅延
信号ｖ１がセレクタ２４から出力される（第４図（ｄ）
参照）。以後、この状態が維持され、遅延信号Ｖ１が垂
直基準信号ＶＣＬとして垂直アドレスカウンタに与えら
れる。こうして、画面上で頻繁にがたつきが発生するこ
とを防止している。

このように、本実施例においては、遅延信号ｖ２の立上
りから遅延信号Ｖ３の立上りまでの期間よりも前タイミ
ングで水平タイミング信号Ｈが立上るか、又は、この期
間よりも後タイミングで水平タイミング信号Ｈが立上る
かによって、遅延信号Ｖ１．Ｖ４を選択的に垂直基準信
号ＶＣＬとして出力しており、次にがたつきが発生する
までに十分な時間間隔が得られるようになっており、画
面上でがたつきが頻繁に発生することを防止することが
できる。

［発明の効果］ 以上説明したように本発明によれば、垂直基準信号に１
水平タイミング信号周期のジッタが発生する周期を長く
することができ、画面上に垂直方向のがたつきが頻繁に
発生することを防止することができるので、画面品位を
向上させることができるという効果を有する。

【図面の簡単な説明】

第１図は本発明に係るアドレス制御回路の一実施例を示
す回路図、第２図乃至第４図は実施例の動作を説明する
ためのタイミングチャート、第５図は従来のアドレス制
御回路を示すブロック図、第６図は従来例の問題点を説
明するためのタイミングチャートである。 １・・・入力端子、１０・・・遅延回路、１１〜１６・
・・シフトレジスタ、１７．１８・・・ＮＯＲ回路、１
９〜２２・・・ＮＡＮＤ回路、２３・・・ＦＦ、２４・
・・セレクタ、２５・・・出力端子。 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 水平タイミング信号に基づく水平基準信号でクリアされ
   てカウント値によりフィールドメモリの水平アドレスを
   指定する水平アドレスカウンタと、垂直タイミング信号
   に基づく垂直基準信号でクリアされてカウント値により
   フィールドメモリの垂直アドレスを指定する垂直アドレ
   スカウンタとを具備したアドレス制御回路において、 前記垂直タイミング信号を順次遅延させて得られる複数
   の遅延信号を出力する遅延回路と、前記複数の遅延信号
   を用いて前記垂直タイミング信号の立上り後の所定タイ
   ミングよりも前記水平タイミング信号の立上りタイミン
   グが早いか否かを検出する位相検出手段と、この位相検
   出手段の検出結果に基づいた制御信号を出力する制御信
   号発生手段と、 前記遅延信号のうち前記所定タイミングの前後のタイミ
   ングで発生する遅延信号が入力され前記制御信号によっ
   ていずれか一方の遅延信号を前記垂直基準信号として選
   択的に出力する選択手段とを具備したことを特徴とする
   アドレス制御回路。