JPH0315097A - ビットマップディスプレイ制御装置 - Google Patents
ビットマップディスプレイ制御装置Info
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- JPH0315097A JPH0315097A JP1151475A JP15147589A JPH0315097A JP H0315097 A JPH0315097 A JP H0315097A JP 1151475 A JP1151475 A JP 1151475A JP 15147589 A JP15147589 A JP 15147589A JP H0315097 A JPH0315097 A JP H0315097A
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はワープロ，パソコン，データ端末等に使用する
ディスプレイ装置に関する。
ディスプレイ装置に関する。
従来の技術
従来、この種のピットマップディスプレイ制御装置のビ
デオメモリー（以下ＶＲＡＭと略す）は、複雑ビットの
固定長単位（ワード単位）でアドレスがつけられており
、このワード単位で、データの読み書きのアクセスが行
なわれている。
デオメモリー（以下ＶＲＡＭと略す）は、複雑ビットの
固定長単位（ワード単位）でアドレスがつけられており
、このワード単位で、データの読み書きのアクセスが行
なわれている。
発明が解決しようとする課題
しかしながら、上記従来のビットマソブディスプレイ制
御装置は、上記のようにＶＲＡＭは、複雑ビットのワー
ド単位で固定的にアドレスがつけられて訃り、コンピュ
ータ等からの”／ＲＡＭアクセスは、このアドレス単位
（ワード単位）で行われるため、次の問題がある。
御装置は、上記のようにＶＲＡＭは、複雑ビットのワー
ド単位で固定的にアドレスがつけられて訃り、コンピュ
ータ等からの”／ＲＡＭアクセスは、このアドレス単位
（ワード単位）で行われるため、次の問題がある。
すなわち、ＶＲＡＭの固定的ワード単位でない．ワード
の途中の任意のビット位置から１ワード長のデータを書
き込もうとする時、アドレスを１たがったＶＲＡＭアク
セスが必要となり、”／ＲＡＭをアクセスするコンピュ
ータ等のプログラムは、ＶＲＡＭのアドレスに合わせて
データをシフトし、２つのアドレスにデータを分離して
ＶＲＡＭに２度３き込む手続が必要になる。従って処理
時間がかかるという問題があった。
の途中の任意のビット位置から１ワード長のデータを書
き込もうとする時、アドレスを１たがったＶＲＡＭアク
セスが必要となり、”／ＲＡＭをアクセスするコンピュ
ータ等のプログラムは、ＶＲＡＭのアドレスに合わせて
データをシフトし、２つのアドレスにデータを分離して
ＶＲＡＭに２度３き込む手続が必要になる。従って処理
時間がかかるという問題があった。
本発明はこのような従来の問題を解決するものであり，
上記のようにＶＲＡＭのワードの途中のビット位置から
１ワード長のデータを害き込む場合、コンピュータ等の
プログラムで、データのシフトを行わずにかつ１回のＶ
ＲＡＭアクセスで目的を達する事のできる優れたビノト
マノブディスプレイ制御装置である。
上記のようにＶＲＡＭのワードの途中のビット位置から
１ワード長のデータを害き込む場合、コンピュータ等の
プログラムで、データのシフトを行わずにかつ１回のＶ
ＲＡＭアクセスで目的を達する事のできる優れたビノト
マノブディスプレイ制御装置である。
課題を解決するための手段
本発明は上記目的を達或するために特別なＶＲＡＭ書き
込み制御ハードウエアを備えたものである。
込み制御ハードウエアを備えたものである。
作用
したがって、本発明によれば、ＶＲＡＭの任意のピント
位置から１ワード長のデータ書き込みを１回のＶＲＡＭ
アクセスで実現できるという効果を有する。
位置から１ワード長のデータ書き込みを１回のＶＲＡＭ
アクセスで実現できるという効果を有する。
実施例
第１図は本発明によるＶＲＡＭの湛き込み制御について
、同時に書き込豊れる１ワードのデータの中のビノトポ
ジ／−Ｉンｋ番目の１ビノト分のメモリー制御に関し、
実施例の構或を示すものである。説明を簡単にするため
、本実施例では、１チップのメモリーが、１ワードの中
のある１ビノト分のデータを全アドレスに対して記憶し
ているものとする。従って本実施例では、第１図に相当
するメモリー制御部が１ワード長のビノト数分存在し、
メモリー書き込み時に同時に動作する。
、同時に書き込豊れる１ワードのデータの中のビノトポ
ジ／−Ｉンｋ番目の１ビノト分のメモリー制御に関し、
実施例の構或を示すものである。説明を簡単にするため
、本実施例では、１チップのメモリーが、１ワードの中
のある１ビノト分のデータを全アドレスに対して記憶し
ているものとする。従って本実施例では、第１図に相当
するメモリー制御部が１ワード長のビノト数分存在し、
メモリー書き込み時に同時に動作する。
第１図において、ＭはＶＲＡＭの１ワードのデータの中
のビットポジションｋ番目をすべてのアドレス領域につ
いて記憶するメモリーチップを示す。
のビットポジションｋ番目をすべてのアドレス領域につ
いて記憶するメモリーチップを示す。
ＢＤは、１ワード長のメモリー書き込みを行なう先頭の
ビットポジション位置を指定するスタートビット番号デ
ータであり、ｋぱ第１図のメモリーチノプ西の対応する
ビットポジションを示す。
ビットポジション位置を指定するスタートビット番号デ
ータであり、ｋぱ第１図のメモリーチノプ西の対応する
ビットポジションを示す。
Ｓは減算器で、ｋ−ＢＤを計算し、答ｙを山力する。減
算結果がマイナスの場合、Ｓぱボロー信号ＢＬを出力す
ると共にｙぱ１ワードのビノト長の補数で出力される。
算結果がマイナスの場合、Ｓぱボロー信号ＢＬを出力す
ると共にｙぱ１ワードのビノト長の補数で出力される。
ＤＣはデコーダで、Ｏからｎ１での数値のいずれかをと
るｙを入力し、デコード結果としてＧｏ〜Ｇｎのいずれ
か１つを出力する。Ｄｏ−Ｄｎぱ、１ワード長の書き込
みデータでＤＳ１〜ＤＳｎは、トライステートスイノチ
であり、ＧＯ〜Ｇｎぱ、このトライステートスイノチの
ゲート信写一である。
るｙを入力し、デコード結果としてＧｏ〜Ｇｎのいずれ
か１つを出力する。Ｄｏ−Ｄｎぱ、１ワード長の書き込
みデータでＤＳ１〜ＤＳｎは、トライステートスイノチ
であり、ＧＯ〜Ｇｎぱ、このトライステートスイノチの
ゲート信写一である。
ＧＯ〜Ｇｎのいずれか１つの信号が出力された結果、Ｄ
Ｓ１〜ＤＳｎのトライステートスイソチの１つが開き、
書き込みデータＤｏ〜Ｄｎのいずれか１つがメモリーチ
ソプ西に書き込壕れる。
Ｓ１〜ＤＳｎのトライステートスイソチの１つが開き、
書き込みデータＤｏ〜Ｄｎのいずれか１つがメモリーチ
ソプ西に書き込壕れる。
又、ｕ人は書き込むべき先頭のメモリ・−アドレスを示
すものであり、上記ＢＤが０以外の時は，一部のピット
はＭＡの次のアドレスに書き込む必要がある。人は、ｖ
人を＋１する加算器であり、上記Ｖ人の次のアドレスＭ
Ａを出力する。ＳＷぱアドＶス選択スイッチであり、上
記ＢＬ信号が出ノＪされてない時は、ＭＡを出力し、上
記ＢＬ信号が出力されている時はＭＡ’を出力して上記
メモリーチソプＶのアドレス信号とする。
すものであり、上記ＢＤが０以外の時は，一部のピット
はＭＡの次のアドレスに書き込む必要がある。人は、ｖ
人を＋１する加算器であり、上記Ｖ人の次のアドレスＭ
Ａを出力する。ＳＷぱアドＶス選択スイッチであり、上
記ＢＬ信号が出ノＪされてない時は、ＭＡを出力し、上
記ＢＬ信号が出力されている時はＭＡ’を出力して上記
メモリーチソプＶのアドレス信号とする。
このように上記実施例によれば、ＶＲＡＭのあるアドレ
スの１ワードの任意の途中のビットからワードを１たが
った次のアドレスまでの１ワード長のデータを１回のメ
モリー書き込み動作で実現する事ができるという利点を
有す。この利点は、たとえばＶＲＡＭのワード境界を意
識せず任意位置に、文字パターンを書き込もうとする時
等、フログラム上の制御も単純で、高速な処理が行える
という効果を有する。
スの１ワードの任意の途中のビットからワードを１たが
った次のアドレスまでの１ワード長のデータを１回のメ
モリー書き込み動作で実現する事ができるという利点を
有す。この利点は、たとえばＶＲＡＭのワード境界を意
識せず任意位置に、文字パターンを書き込もうとする時
等、フログラム上の制御も単純で、高速な処理が行える
という効果を有する。
なお・、第１図のＢＤＳ （一点破線で囲壕れた部分）
は、特許請求範囲に述べた、ビ，トデータセレクタの構
或の一例である。
は、特許請求範囲に述べた、ビ，トデータセレクタの構
或の一例である。
発明の効果
本発明は上記実施例より明らかなように、ＶＲＡＭの任
意のビット位置から１ワード長のデータを１回の”／Ｒ
ＡＭアクセスで書き込みができるようにしたものであり
，文字や図形のＶＲＡＭへの転送を高速に実現できると
いう効果を有する。
意のビット位置から１ワード長のデータを１回の”／Ｒ
ＡＭアクセスで書き込みができるようにしたものであり
，文字や図形のＶＲＡＭへの転送を高速に実現できると
いう効果を有する。
第１図は本発明の書き込み制御の一実施例を示すブロソ
ク図である。 Ｖ・・・・・・ＶＲＡＭの１メモリーチップ、ＤＣ・・
・・・デコーダ、３Ｗ・・・・・アドレス選択スイ，チ
、Ｓ・・・減算器、Ａ・・・・・・加算器、Ｄｏ〜Ｄｎ
・山・１ワード長の３き込みデータ、ＤＳ１〜ＤＳｎ・
・・・・・トライステートスイノチ，Ｇｏ〜Ｇｎ・・・
・・・ゲート信号、ＢＤ・・・・・・スタートビット番
号データ，ｙ・・・・・・Ｓの計算結果、ＢＬ・・・・
・ボロー信号、ｋ ・・・メモリーチノフ番号，ＭＡ・
・・・・メモリーアドレス ＭＡ・・メモリーアドレス
プラス１アドレス、ＢＤＳ（１点破線内の部分）・・・
・ビットデータセレクタ。
ク図である。 Ｖ・・・・・・ＶＲＡＭの１メモリーチップ、ＤＣ・・
・・・デコーダ、３Ｗ・・・・・アドレス選択スイ，チ
、Ｓ・・・減算器、Ａ・・・・・・加算器、Ｄｏ〜Ｄｎ
・山・１ワード長の３き込みデータ、ＤＳ１〜ＤＳｎ・
・・・・・トライステートスイノチ，Ｇｏ〜Ｇｎ・・・
・・・ゲート信号、ＢＤ・・・・・・スタートビット番
号データ，ｙ・・・・・・Ｓの計算結果、ＢＬ・・・・
・ボロー信号、ｋ ・・・メモリーチノフ番号，ＭＡ・
・・・・メモリーアドレス ＭＡ・・メモリーアドレス
プラス１アドレス、ＢＤＳ（１点破線内の部分）・・・
・ビットデータセレクタ。
Claims (1)
- ビデオメモリーの書き込み制御のため、ビットデータセ
レクタと、メモリーアドレス加算器と、アドレス選択ス
イッチを備えたビットマップディスプレイ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151475A JP2906449B2 (ja) | 1989-06-13 | 1989-06-13 | ビットマップディスプレイ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151475A JP2906449B2 (ja) | 1989-06-13 | 1989-06-13 | ビットマップディスプレイ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0315097A true JPH0315097A (ja) | 1991-01-23 |
| JP2906449B2 JP2906449B2 (ja) | 1999-06-21 |
Family
ID=15519325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151475A Expired - Fee Related JP2906449B2 (ja) | 1989-06-13 | 1989-06-13 | ビットマップディスプレイ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906449B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62103686A (ja) * | 1985-10-31 | 1987-05-14 | 株式会社東芝 | ビツトマツプメモリ装置 |
-
1989
- 1989-06-13 JP JP1151475A patent/JP2906449B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62103686A (ja) * | 1985-10-31 | 1987-05-14 | 株式会社東芝 | ビツトマツプメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2906449B2 (ja) | 1999-06-21 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |