JPH0315278B2 - - Google Patents
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- JPH0315278B2 JPH0315278B2 JP56061206A JP6120681A JPH0315278B2 JP H0315278 B2 JPH0315278 B2 JP H0315278B2 JP 56061206 A JP56061206 A JP 56061206A JP 6120681 A JP6120681 A JP 6120681A JP H0315278 B2 JPH0315278 B2 JP H0315278B2
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- JP
- Japan
- Prior art keywords
- signal
- memory cells
- circuit
- output
- write
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、半導体RAM（ランダム・アクセ
ス・メモリ）装置に関する。
ス・メモリ）装置に関する。
この発明の目的は、半導体RAMチツプの一定
のエリア又は全ビツトを同時にリセツト（“０”、
又は“１”書き込み）することができる半導体
RAM装置を提供することにある。
のエリア又は全ビツトを同時にリセツト（“０”、
又は“１”書き込み）することができる半導体
RAM装置を提供することにある。
この発明に従えば、所定の制御命令信号と書き
込み制御信号とにより、チツプ内の複数のメモリ
セルを同時に選択する機能が新たに設けられる。
込み制御信号とにより、チツプ内の複数のメモリ
セルを同時に選択する機能が新たに設けられる。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第１図は、この発明が適用されるスタテイツク
型RAM装置の一実施例を示す回路図である。
型RAM装置の一実施例を示す回路図である。
特に限定されないが、同図のRAMは、公知の
CMOS（相補型金属−絶縁物−半導体）集積回路
（IC）技術によつて、１つのシリコン単結晶半導
体基板上に形成される。端子SW，AX1〜AXn，
AY1〜AYn，DIN，DOUT，WE及びCSは外部端子
とされる。なお、同図では電源端子が省略されて
いる。
CMOS（相補型金属−絶縁物−半導体）集積回路
（IC）技術によつて、１つのシリコン単結晶半導
体基板上に形成される。端子SW，AX1〜AXn，
AY1〜AYn，DIN，DOUT，WE及びCSは外部端子
とされる。なお、同図では電源端子が省略されて
いる。
第１図において、MCはメモリセルであり、第
２図に示したようなｎチヤンネルMOSFETQ25，
Q26と、ｐチヤンネルMOSFETQ23，Q24とでそ
れぞれ構成されたインバータ回路の入出力端子が
交差結線されたフリツプフロツプ回路と、このフ
リツプフロツプ回路の入出力にそれぞれ設けられ
たｎチヤンネル伝送ゲートMOSFETQ27，Q28と
により構成されている。
２図に示したようなｎチヤンネルMOSFETQ25，
Q26と、ｐチヤンネルMOSFETQ23，Q24とでそ
れぞれ構成されたインバータ回路の入出力端子が
交差結線されたフリツプフロツプ回路と、このフ
リツプフロツプ回路の入出力にそれぞれ設けられ
たｎチヤンネル伝送ゲートMOSFETQ27，Q28と
により構成されている。
これらのメモリセルMCは、マトリツクス状に
配置されている。同じ行に配置されたメモリセル
MCの伝送ゲートMOSFETQ27，Q28等のゲート
は、それぞれ対応するワード線W1〜W2nに共通
接続され、同じ列に配置されたメモリセルMCの
入出力端子は、それぞれ対応する一対のデータ線
D1，1〜D2o，2oに接続されている。
配置されている。同じ行に配置されたメモリセル
MCの伝送ゲートMOSFETQ27，Q28等のゲート
は、それぞれ対応するワード線W1〜W2nに共通
接続され、同じ列に配置されたメモリセルMCの
入出力端子は、それぞれ対応する一対のデータ線
D1，1〜D2o，2oに接続されている。
図示しない適当な回路装置から供給されるアド
レス信号は、アドレス入力端子AX1〜AXnを介
してアドレスバツフア回路XB1〜XBnに入力さ
れる。これらのアドレスバツフア回路XB1〜
XBnは、入力アドレス信号に応じて非反転アド
レス信号、反転アドレス信号を形成してアドレス
デコーダ回路Ｘ−DCRに伝える。そして、Ｘ−
DCRでは、１のワード線選択信号を形成し、ワ
ード線駆動回路DV1〜DV2nを通して各ワード線
W1〜W2nに伝えられる。
レス信号は、アドレス入力端子AX1〜AXnを介
してアドレスバツフア回路XB1〜XBnに入力さ
れる。これらのアドレスバツフア回路XB1〜
XBnは、入力アドレス信号に応じて非反転アド
レス信号、反転アドレス信号を形成してアドレス
デコーダ回路Ｘ−DCRに伝える。そして、Ｘ−
DCRでは、１のワード線選択信号を形成し、ワ
ード線駆動回路DV1〜DV2nを通して各ワード線
W1〜W2nに伝えられる。
一方、各データ線D1，1〜D2o，2oは、デー
タ線選択のためのｎチヤンネル伝送ゲート
MOSFETQ7，Q8〜Q11，Q12を介して、共通デー
タ線CD，にそれぞれ接続される。
タ線選択のためのｎチヤンネル伝送ゲート
MOSFETQ7，Q8〜Q11，Q12を介して、共通デー
タ線CD，にそれぞれ接続される。
そして、アドレス入力端子AY1〜AYoを介し
て上記同様なアドレス信号がアドレスバツフア回
路YB1〜YBoに入力され、上記同様にアドレスデ
コーダ回路Ｙ−DCRで一対のデータ線選択信号
が形成されて、上記伝送ゲートMOSFETQ7，Q8
〜Q11，Q12のゲートにそれぞれ伝えられる。
て上記同様なアドレス信号がアドレスバツフア回
路YB1〜YBoに入力され、上記同様にアドレスデ
コーダ回路Ｙ−DCRで一対のデータ線選択信号
が形成されて、上記伝送ゲートMOSFETQ7，Q8
〜Q11，Q12のゲートにそれぞれ伝えられる。
上記共通データ線CD，には、読み出しアン
プRAの入力に接続され、その出力信号がデータ
出力端子に伝えられる。
プRAの入力に接続され、その出力信号がデータ
出力端子に伝えられる。
また、上記共通データ線CD，は、ｎチヤン
ネルMOSFETQ21，Q22を介して書き込みアンプ
WAの出力端子に接続されている。この書き込み
アンプWAの入力には、データ入力端子DINを介
して書き込みデータが印加される。
ネルMOSFETQ21，Q22を介して書き込みアンプ
WAの出力端子に接続されている。この書き込み
アンプWAの入力には、データ入力端子DINを介
して書き込みデータが印加される。
上記伝送ゲートMOSFETQ21，Q22のゲートに
は、制御回路CONTで形成された書き込み制御
信号WE′が印加されている。この制御回路
CONTは、制御入力端子WE，CSからの信号を
受けて、内部制御信号WE′，CS′等を形成する。
は、制御回路CONTで形成された書き込み制御
信号WE′が印加されている。この制御回路
CONTは、制御入力端子WE，CSからの信号を
受けて、内部制御信号WE′，CS′等を形成する。
この実施例では、同時にチツプ内の全メモリセ
ルへの書き込みを行なうため、Ｘ−DCRとワー
ド線駆動回路DV2〜DV2nとの間に、ｐチヤンネ
ル伝送ゲートMOSFETQ14〜Q16が設けられる。
また、Ｘ−DCRで形成されるワード線W1の選択
信号は直接ワード線駆動回路DV1に伝えられると
ともに、ｎチヤンネル伝送ゲートMOSFETQ13
〜Q15を通して上記ワード線駆動回路DV2〜DV2n
の入力に共通に伝えられる。
ルへの書き込みを行なうため、Ｘ−DCRとワー
ド線駆動回路DV2〜DV2nとの間に、ｐチヤンネ
ル伝送ゲートMOSFETQ14〜Q16が設けられる。
また、Ｘ−DCRで形成されるワード線W1の選択
信号は直接ワード線駆動回路DV1に伝えられると
ともに、ｎチヤンネル伝送ゲートMOSFETQ13
〜Q15を通して上記ワード線駆動回路DV2〜DV2n
の入力に共通に伝えられる。
一方、Ｙ−DCRとデータ線D2，2〜D2o，2o
選択用MOSFETQ9，Q10〜Q11，Q12のゲートと
の間にも、上記同様にｐチヤンネル伝送ゲート
MOSFETQ18〜Q20が設けられる。
選択用MOSFETQ9，Q10〜Q11，Q12のゲートと
の間にも、上記同様にｐチヤンネル伝送ゲート
MOSFETQ18〜Q20が設けられる。
また、Ｙ−DCRで形成されるデータ線D1，1
の選択信号は直接データ線D1，1選択用
MOSFETQ7，Q8のゲートに伝えられるととも
に、ｎチヤンネルMOSFETQ17〜Q19を通して、
上記データ線D2，2〜D2o，2o選択用
MOSFETQ9，Q10〜Q11，Q12のゲートに共通に
伝えられる。
の選択信号は直接データ線D1，1選択用
MOSFETQ7，Q8のゲートに伝えられるととも
に、ｎチヤンネルMOSFETQ17〜Q19を通して、
上記データ線D2，2〜D2o，2o選択用
MOSFETQ9，Q10〜Q11，Q12のゲートに共通に
伝えられる。
これらの伝送ゲートMOSFETQ13〜Q20のゲー
トには、SW（同時書込信号）端子を通した制御
信号と書き込み制御信号WE′とを受けるANDゲ
ート回路G1の出力信号が共通に印加される。
トには、SW（同時書込信号）端子を通した制御
信号と書き込み制御信号WE′とを受けるANDゲ
ート回路G1の出力信号が共通に印加される。
非同期型のスタテイツクRAM装置では、第５
図の波形図に示すように、アドレス信号ADに同
期して、書き込み／読み出し制御信号WEが入力
され、チツプ選択信号CSの立ち下りに同期して
メモリセル選択動作を伴なう書き込み／読み出し
動作が行なわれる。
図の波形図に示すように、アドレス信号ADに同
期して、書き込み／読み出し制御信号WEが入力
され、チツプ選択信号CSの立ち下りに同期して
メモリセル選択動作を伴なう書き込み／読み出し
動作が行なわれる。
この実施例では、図示しない適当な回路装置、
例えば、演算処理機能を有するＩ／Ｏ（入出力）
コントローラ等によつて、又はCPU（中央処理装
置）によつて、同時書き込み制御信号SW
（Simultaniously Write）が上記制御信号WEと
ほぼ同期して入力される。
例えば、演算処理機能を有するＩ／Ｏ（入出力）
コントローラ等によつて、又はCPU（中央処理装
置）によつて、同時書き込み制御信号SW
（Simultaniously Write）が上記制御信号WEと
ほぼ同期して入力される。
したがつて、全ビツト同時書き込み動作時には
第５図に示すように、ワード線W1とデータ線
D1，1を選択するアドレス信号ADと、ローレ
ベル（“０”）によつて書き込みを指示する制御信
号WEと、ハイレベル（“１”）によつて全ビツト
書き込みを指示する制御信号SWとが略同時に入
力される。
第５図に示すように、ワード線W1とデータ線
D1，1を選択するアドレス信号ADと、ローレ
ベル（“０”）によつて書き込みを指示する制御信
号WEと、ハイレベル（“１”）によつて全ビツト
書き込みを指示する制御信号SWとが略同時に入
力される。
上記信号WEの反転信号WE′と制御信号SWと
によりゲート回路G1の出力レベルがハイレベル
となるため、ｎチヤンネル伝送ゲート
MOSFETQ13〜Q15，Q17〜Q19がすべてオンし、
ｐチヤンネル伝送ゲートMOSFETQ14〜Q16，
Q18〜Q20がすべてオフする。
によりゲート回路G1の出力レベルがハイレベル
となるため、ｎチヤンネル伝送ゲート
MOSFETQ13〜Q15，Q17〜Q19がすべてオンし、
ｐチヤンネル伝送ゲートMOSFETQ14〜Q16，
Q18〜Q20がすべてオフする。
したがつて、チツプ選択信号CSの立ち下りに
同期して行なわれるメモリセルの選択動作では、
上記オンしているｎチヤンネル伝送ゲート
MOSFETQ13〜Q15を通して、ワード線W1の選択
信号が他のすべてのワード線駆動回路DV2〜
DV2nにも伝えられることにより、全ワード線W1
〜W2nが同時に選択される。一方、上記オンして
いるｎチヤンネル伝送ゲートMOSFETQ17〜Q19
を通して、データ線D1，1の選択信号が他のす
べてのデータ線選択用MOSFETQ9，Q10〜Q19，
Q20のゲートにも伝えられることにより全データ
線D1，1〜D2o，2oが同時に選択される。
同期して行なわれるメモリセルの選択動作では、
上記オンしているｎチヤンネル伝送ゲート
MOSFETQ13〜Q15を通して、ワード線W1の選択
信号が他のすべてのワード線駆動回路DV2〜
DV2nにも伝えられることにより、全ワード線W1
〜W2nが同時に選択される。一方、上記オンして
いるｎチヤンネル伝送ゲートMOSFETQ17〜Q19
を通して、データ線D1，1の選択信号が他のす
べてのデータ線選択用MOSFETQ9，Q10〜Q19，
Q20のゲートにも伝えられることにより全データ
線D1，1〜D2o，2oが同時に選択される。
これにより、データ入力端子DINの書き込み信
号に応じて、全メモリセルの内容を“０”又は
“１”の同一内容を同時に書き込むことができる。
号に応じて、全メモリセルの内容を“０”又は
“１”の同一内容を同時に書き込むことができる。
なお、制御信号SWがローレベル（“０”）又は
制御信号WE′がローレベルの読み出し時には、ｎ
チヤンネル伝送ゲートMOSFETQ13〜Q15，Q17
〜Q19がオフして、ｐチヤンネル伝送ゲート
MOSFETQ14〜Q16，Q18〜Q20がオンするもので
あるので、Y′−DCR，Ｙ−DCRで形成された選
択信号に基づいて、１のワード線、一対のデータ
線に対応した１のメモリセルしか選択されない。
制御信号WE′がローレベルの読み出し時には、ｎ
チヤンネル伝送ゲートMOSFETQ13〜Q15，Q17
〜Q19がオフして、ｐチヤンネル伝送ゲート
MOSFETQ14〜Q16，Q18〜Q20がオンするもので
あるので、Y′−DCR，Ｙ−DCRで形成された選
択信号に基づいて、１のワード線、一対のデータ
線に対応した１のメモリセルしか選択されない。
以上のことより、通常のメモリ動作に加えて、
全ビツトを同時に同一の内容を書き込むという新
たな機能を付加することができる。この新たな機
能により全ビツトを“０”又は“１”にするとい
うメモリクリア動作等を短時間に行なうことがで
きる。
全ビツトを同時に同一の内容を書き込むという新
たな機能を付加することができる。この新たな機
能により全ビツトを“０”又は“１”にするとい
うメモリクリア動作等を短時間に行なうことがで
きる。
この発明は、前記実施例に限定されない。
例えば、前述のような相補的に動作するｎチヤ
ンネル、ｐチヤンネル伝送ゲートMOSFETQ13
〜Q20に替え、第３図の実施例に示すように、す
べてｎチヤンネル伝送ゲートMOSFETを用いる
ものであつてもよい。この場合には、インバータ
回路IVによつてｎチヤンネルMOSFETQ13〜Q15
とQ′14〜Q′16とは、相補的に動作させられる。ま
た、逆にすべてｐチヤンネル伝送ゲート
MOSFETを同様に用いるものであつてもよい。
ンネル、ｐチヤンネル伝送ゲートMOSFETQ13
〜Q20に替え、第３図の実施例に示すように、す
べてｎチヤンネル伝送ゲートMOSFETを用いる
ものであつてもよい。この場合には、インバータ
回路IVによつてｎチヤンネルMOSFETQ13〜Q15
とQ′14〜Q′16とは、相補的に動作させられる。ま
た、逆にすべてｐチヤンネル伝送ゲート
MOSFETを同様に用いるものであつてもよい。
また、第４図の実施例に示すように、アドレス
デコーダ回路の出力側にゲート回路G2〜G5を設
けることにより、アドレス信号とは無関係に制御
信号SW，WE′によつて強制的にすべてのデコー
ダ出力信号を選択状態にするものであつてもよ
い。
デコーダ回路の出力側にゲート回路G2〜G5を設
けることにより、アドレス信号とは無関係に制御
信号SW，WE′によつて強制的にすべてのデコー
ダ出力信号を選択状態にするものであつてもよ
い。
また、RAMの構成は、上述のようなスタテイ
ツク型の場合、書き込み／読み出し制御信号WE
に同期してメモリセルの選択動作を行なう同期型
であつてもよい。また、メモリセルのｐチヤンネ
ルMOSFETQ23，Q24をポリシリコン高抵抗に置
き換えた相補型回路の他、単一のチヤンネルの
MOSFETのみで構成するものであつてもよい。
ツク型の場合、書き込み／読み出し制御信号WE
に同期してメモリセルの選択動作を行なう同期型
であつてもよい。また、メモリセルのｐチヤンネ
ルMOSFETQ23，Q24をポリシリコン高抵抗に置
き換えた相補型回路の他、単一のチヤンネルの
MOSFETのみで構成するものであつてもよい。
さらに、ダイナミツク型RAMについても、上
述のように多重選択機能を付加することができる
ものである。
述のように多重選択機能を付加することができる
ものである。
また、チツプ内の特定の複数メモリセルについ
てのみ上述のような多重選択機能を付加するもの
としてもよい。
てのみ上述のような多重選択機能を付加するもの
としてもよい。
第１図は、この発明の一実施例を示す回路図、
第２図は、メモリセルの一実施例を示す回路図、
第３図、第４図は、それぞれこの発明の他の一実
施例を示す要部回路図、第５図は、この発明の動
作の一例を示す波形図である。
第２図は、メモリセルの一実施例を示す回路図、
第３図、第４図は、それぞれこの発明の他の一実
施例を示す要部回路図、第５図は、この発明の動
作の一例を示す波形図である。
Claims (1)
- 【特許請求の範囲】 １ ｍ行ｎ列のメモリセルと、 ｍ行の入力端子及び出力端子を有するＸデコー
ダ回路と、 上記Ｘデコーダ回路の出力端子からの出力信号
を受けるワード線駆動回路と、 ｎ列の入力端子及び出力端子を有するＹデコー
ダ回路と、 を有する半導体RAM装置において、 上記Ｘデコーダ回路の出力端子と上記ワード線
駆動回路との間にＸデコーダ回路の出力端子の数
よりも少ない数のCMOSゲート回路と上記Ｙデ
コーダの出力端子にＹデコーダ回路の出力端子よ
りも少ない数のCMOSゲート回路とを設け、 上記CMOSゲート回路はゲートが共通に接続
され、かつ所定の制御命令と書き込み制御信号と
によつて制御されることにより上記複数のメモリ
セルを同時に選択することができるようにされて
なることを特徴とする半導体RAM装置。 ２ 上記複数のメモリセルは、チツプ内の全メモ
リセルであることを特徴とする特許請求の範囲第
１項記載の半導体RAM装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56061206A JPS57176587A (en) | 1981-04-24 | 1981-04-24 | Semiconductor ram device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56061206A JPS57176587A (en) | 1981-04-24 | 1981-04-24 | Semiconductor ram device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176587A JPS57176587A (en) | 1982-10-29 |
| JPH0315278B2 true JPH0315278B2 (ja) | 1991-02-28 |
Family
ID=13164477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56061206A Granted JPS57176587A (en) | 1981-04-24 | 1981-04-24 | Semiconductor ram device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57176587A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115099A (ja) * | 1983-11-25 | 1985-06-21 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60197995A (ja) * | 1984-03-21 | 1985-10-07 | Toshiba Corp | スタテイツク型ランダムアクセスメモリ |
| JPS61105793A (ja) * | 1984-10-26 | 1986-05-23 | Matsushita Electronics Corp | メモリ装置 |
| JPS61136396U (ja) * | 1985-02-12 | 1986-08-25 | ||
| JPS63183681A (ja) * | 1987-01-26 | 1988-07-29 | Nec Corp | 記憶装置 |
| JPS63228490A (ja) * | 1987-03-18 | 1988-09-22 | Sony Corp | メモリ装置 |
| US4890263A (en) * | 1988-05-31 | 1989-12-26 | Dallas Semiconductor Corporation | RAM with capability for rapid clearing of data from memory by simultaneously selecting all row lines |
| JPH04360095A (ja) * | 1991-06-06 | 1992-12-14 | Nec Corp | 半導体記憶回路 |
| US5305263A (en) * | 1991-06-12 | 1994-04-19 | Micron Technology, Inc. | Simplified low power flash write operation |
| JP3080743B2 (ja) * | 1991-12-27 | 2000-08-28 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5257239A (en) * | 1992-07-14 | 1993-10-26 | Aptix Corporation | Memory cell with known state on power-up |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178939A (ja) * | 1974-12-30 | 1976-07-09 | Fujitsu Ltd | |
| JPS5562588A (en) * | 1978-10-31 | 1980-05-12 | Matsushita Electric Ind Co Ltd | Semiconductor memory circuit |
-
1981
- 1981-04-24 JP JP56061206A patent/JPS57176587A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57176587A (en) | 1982-10-29 |
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