JPH03154288A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH03154288A JPH03154288A JP1293312A JP29331289A JPH03154288A JP H03154288 A JPH03154288 A JP H03154288A JP 1293312 A JP1293312 A JP 1293312A JP 29331289 A JP29331289 A JP 29331289A JP H03154288 A JPH03154288 A JP H03154288A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばダイナミックＲＡＭ （ＤＲＡＭ）
のように、ビット線対間の電位差を増幅することにより
、データ読出しを行なう半導体記憶装置に関するもので
ある。
のように、ビット線対間の電位差を増幅することにより
、データ読出しを行なう半導体記憶装置に関するもので
ある。
第３図は従来のＤＲＡＭのビット線対周辺を示す略式回
路構成図である。同図において、１゜１′はビット線対
であり、図示しないメモリセルが、図示しない選択トラ
ンジスタを介してビット線１に接続されている。ビット
線対１．１′それぞれの一端はセンスアンプ２に接続さ
れ、他端はＮチャネルのトランスファゲート対３，３′
の一方電極に接続されている。
路構成図である。同図において、１゜１′はビット線対
であり、図示しないメモリセルが、図示しない選択トラ
ンジスタを介してビット線１に接続されている。ビット
線対１．１′それぞれの一端はセンスアンプ２に接続さ
れ、他端はＮチャネルのトランスファゲート対３，３′
の一方電極に接続されている。
センスアンプ２はセンスアップ活性信号Ｓ２により活性
、非活性が制御され、活性化すると、ビット線対１．１
′間の電位差を検出して増幅する。
、非活性が制御され、活性化すると、ビット線対１．１
′間の電位差を検出して増幅する。
トランスファゲート対３．３′の両ゲートには、制御信
号出力手段４より出力される制御信号Ｓ４が印加されて
いる。制御信号出力手段４は、Ｈレベル（電源Ｖ レベ
ル）あるいはＬレベル（接地Ｃ レベル）の制御信号Ｓ４を、外部人力信号ＳＯに基づき
、選択的に出力する。
号出力手段４より出力される制御信号Ｓ４が印加されて
いる。制御信号出力手段４は、Ｈレベル（電源Ｖ レベ
ル）あるいはＬレベル（接地Ｃ レベル）の制御信号Ｓ４を、外部人力信号ＳＯに基づき
、選択的に出力する。
また、トランスファゲート対３，３′の他方電極に入出
力データ線対５．５′が接続されている。
力データ線対５．５′が接続されている。
入出力データ線対５，５′は外部から入力データを取込
んだり、外部に出力データを出力したりするのに用いる
。
んだり、外部に出力データを出力したりするのに用いる
。
第４図は従来のＤＲＡＭの動作テスト状況を示す波形図
である。以下、同図を参照しつつその動作テストの説明
をする。まず、図示しない所定のワード線ＷＬをＨレベ
ルに立上げ、図示しないメモリセルとビット線１との間
に介挿された図示しない選択トランジスタをオンさせ、
メモリセルと、既に１／２ｖ レベルにプリチャージさ
れたピッＣ ト線１とを電気的に接続する。すると、メモリセルに格
納されたデータに基づき、ビット線対１゜１′間に微小
な電位差が生じる。
である。以下、同図を参照しつつその動作テストの説明
をする。まず、図示しない所定のワード線ＷＬをＨレベ
ルに立上げ、図示しないメモリセルとビット線１との間
に介挿された図示しない選択トランジスタをオンさせ、
メモリセルと、既に１／２ｖ レベルにプリチャージさ
れたピッＣ ト線１とを電気的に接続する。すると、メモリセルに格
納されたデータに基づき、ビット線対１゜１′間に微小
な電位差が生じる。
そして、センスアンプ活性信号Ｓ２をＨレベルに立上げ
、センスアンプ２を活性化する。すると、ビット線対１
，１′間の微小な電位差が増幅される。
、センスアンプ２を活性化する。すると、ビット線対１
，１′間の微小な電位差が増幅される。
次に、所定の外部入力信号ＳＯを制御信号発生手段４に
与えることにより、制御信号Ｓ４をＨレベルに立上げ、
トランスファゲート対３．３′をオンさせる。すると、
ビット線対１，１′間の電位差が小さくなることなく、
そのまま入出力データ線対５，５′に現れる。この入出
力データ線対５．５′の電位差が、図示しないプリアン
プにより増幅されて、出力データとして出力される。こ
の出力データの良否を検証することにより、ＤＲＡＭの
動作テストが行われる。
与えることにより、制御信号Ｓ４をＨレベルに立上げ、
トランスファゲート対３．３′をオンさせる。すると、
ビット線対１，１′間の電位差が小さくなることなく、
そのまま入出力データ線対５，５′に現れる。この入出
力データ線対５．５′の電位差が、図示しないプリアン
プにより増幅されて、出力データとして出力される。こ
の出力データの良否を検証することにより、ＤＲＡＭの
動作テストが行われる。
従来のＤＲＡＭは以上のように構成されており、ビット
線対１．１′と入出力データ線対５．５′との電気的接
続を、Ｎチャネルのトランスファゲート対３．３′のゲ
ートに電源Ｖ レベルの制御Ｃ 信号Ｓ４を印加することにより行なっているため、ビッ
ト線対１．１′間の電位差が小さくなることなく、入出
力データ線対５，５′に現われる。
線対１．１′と入出力データ線対５．５′との電気的接
続を、Ｎチャネルのトランスファゲート対３．３′のゲ
ートに電源Ｖ レベルの制御Ｃ 信号Ｓ４を印加することにより行なっているため、ビッ
ト線対１．１′間の電位差が小さくなることなく、入出
力データ線対５，５′に現われる。
一方、メモリセルの容量が基準より小さくなる、あるい
はメモリセルとビット線対１．１′との間に介挿された
選択トランジスタの閾値電圧が基準値より高くなる等の
メモリセルの動作マージンの低下が生じると、ビット線
対１．１′間に現れる微小な電位差が正常時より小さく
なる。その結果、センスアンプ２により増幅された後に
おいても、ビット線対１，１′間の電位差が正規の値を
下回る。
はメモリセルとビット線対１．１′との間に介挿された
選択トランジスタの閾値電圧が基準値より高くなる等の
メモリセルの動作マージンの低下が生じると、ビット線
対１．１′間に現れる微小な電位差が正常時より小さく
なる。その結果、センスアンプ２により増幅された後に
おいても、ビット線対１，１′間の電位差が正規の値を
下回る。
しかしながら、ビット線対１．１′間の電位差が正規の
値を下回っても、ビット線対１，１′入出力データ線対
５．５′間の伝達が劣化なく行われるため、入出力デー
タ線対５，５′にはプリアンプにより増幅が可能な電位
差が伝達されてしまう。つまり、多少のメモリセルの動
作マージンの低下は、上記した動作テストにより検出す
ることは困難であるという問題点があった。
値を下回っても、ビット線対１，１′入出力データ線対
５．５′間の伝達が劣化なく行われるため、入出力デー
タ線対５，５′にはプリアンプにより増幅が可能な電位
差が伝達されてしまう。つまり、多少のメモリセルの動
作マージンの低下は、上記した動作テストにより検出す
ることは困難であるという問題点があった。
従って、上記したようなメモリセルの動作マージンの低
下をも検出するには、ロングサイクル系の長時間に渡る
複雑なテストを行なわなければならないという問題点が
あった。
下をも検出するには、ロングサイクル系の長時間に渡る
複雑なテストを行なわなければならないという問題点が
あった。
この発明は上記のような問題点を解決するためになされ
たもので、簡単なテストにより、メモリセルの動作マー
ジンの低下を検出することができる半導体記憶装置を得
ることを目的とする。
たもので、簡単なテストにより、メモリセルの動作マー
ジンの低下を検出することができる半導体記憶装置を得
ることを目的とする。
この発明にかかる半導体記憶装置は、少なくとも一方の
ビット線にメモリセルが接続されたビット線対と、前記
ビット線対に接続され、活性状態時に前記ビット線対の
電位差を増幅するセンスアンプと、外部と入出力データ
の授受を行う入出力データ線対と、前記ビット線対と前
記入出力データ線対と間に介挿されたトランスファゲー
ト対と、外部入力信号に基づき、前記トランスファゲー
ト対の両ゲニトに、前記トランスファゲート対の閾値電
圧と通常動作時に前記トランスファゲート対をオンさせ
るための電圧との間の電圧を与える制御信号出力手段と
を備えて構成されている。
ビット線にメモリセルが接続されたビット線対と、前記
ビット線対に接続され、活性状態時に前記ビット線対の
電位差を増幅するセンスアンプと、外部と入出力データ
の授受を行う入出力データ線対と、前記ビット線対と前
記入出力データ線対と間に介挿されたトランスファゲー
ト対と、外部入力信号に基づき、前記トランスファゲー
ト対の両ゲニトに、前記トランスファゲート対の閾値電
圧と通常動作時に前記トランスファゲート対をオンさせ
るための電圧との間の電圧を与える制御信号出力手段と
を備えて構成されている。
この発明における制御信号出力手段は、外部入力信号に
基づき、トランスファゲート対の両ゲートに、トランス
ファゲート対の閾値電圧と通常勤作詩に前記トランスフ
ァゲート対をオンさせるための電圧との間の電圧を出力
するため、通常動作時よりも伝達能力を低下させてトラ
ンスファゲート対をオンさせることができる。
基づき、トランスファゲート対の両ゲートに、トランス
ファゲート対の閾値電圧と通常勤作詩に前記トランスフ
ァゲート対をオンさせるための電圧との間の電圧を出力
するため、通常動作時よりも伝達能力を低下させてトラ
ンスファゲート対をオンさせることができる。
第１図はこの発明の一実施例であるＤＲＡＭのビット線
対周辺を示す略式回路構成図である。同図における制御
信号出力手段４′は、従来と異なり、Ｈレベル（電源Ｖ
レベル）、Ｌレベル（接Ｃ 地レベル）の他に、１／２ｖ 程度の、ＮチャネＣ ルのトランスファゲート対３．３′の閾値電圧より高く
、電源Ｖ レベルより低い中間レベルの電Ｃ 圧の制御信号Ｓ４’を外部入力信号ＳＯ′に基づき、選
択的に出力する。なお、他の構成は従来と同様であるた
め、説明は省略する。
対周辺を示す略式回路構成図である。同図における制御
信号出力手段４′は、従来と異なり、Ｈレベル（電源Ｖ
レベル）、Ｌレベル（接Ｃ 地レベル）の他に、１／２ｖ 程度の、ＮチャネＣ ルのトランスファゲート対３．３′の閾値電圧より高く
、電源Ｖ レベルより低い中間レベルの電Ｃ 圧の制御信号Ｓ４’を外部入力信号ＳＯ′に基づき、選
択的に出力する。なお、他の構成は従来と同様であるた
め、説明は省略する。
第２図は第１図で示したＤＲＡＭの動作テスト状況を示
す波形図である。以下、同図を参照しつつその動作テス
トの説明をする。まず、図示しない所定のワード線ＷＬ
をＨレベルに立上げ、図示しないメモリセルとビット線
１との間に介挿された図示しない選択トランジスタをオ
ンさせ、メモリセルと、既に１／２ｖ レベルにプリチ
ャージＣ されたビット線１とを電気的に接続する。すると、メモ
リセルに格納されたデータに基づき、ビット線対１．１
′間に微小な電位差が生じる。
す波形図である。以下、同図を参照しつつその動作テス
トの説明をする。まず、図示しない所定のワード線ＷＬ
をＨレベルに立上げ、図示しないメモリセルとビット線
１との間に介挿された図示しない選択トランジスタをオ
ンさせ、メモリセルと、既に１／２ｖ レベルにプリチ
ャージＣ されたビット線１とを電気的に接続する。すると、メモ
リセルに格納されたデータに基づき、ビット線対１．１
′間に微小な電位差が生じる。
そして、センスアンプ活性信号Ｓ２をＨレベルに立上げ
、センスアンプ２を活性化する。すると、ビット線対１
．１′間の微小な電位差が増幅される。
、センスアンプ２を活性化する。すると、ビット線対１
．１′間の微小な電位差が増幅される。
次に、外部入力信号ＳＯ′を制御信号出力手段４′に与
えることにより、制御信号Ｓ４’ を中間レベルＨ′に
立上げ、トランスファゲート対３゜３′をオンさせる。
えることにより、制御信号Ｓ４’ を中間レベルＨ′に
立上げ、トランスファゲート対３゜３′をオンさせる。
中間レベルＨ′は例えば１／２ｖ レベルであるため、
トランスファゲート対Ｃ ３，３′は強くオンせず、その伝達能力が、制御信号Ｓ
４’がＶ。。レベルである場合に比べ、かなり劣化する
。従って、ビット線対１，１′間の電位差が小さくなっ
て、入出力データ線対５，５′に現れる。
トランスファゲート対Ｃ ３，３′は強くオンせず、その伝達能力が、制御信号Ｓ
４’がＶ。。レベルである場合に比べ、かなり劣化する
。従って、ビット線対１，１′間の電位差が小さくなっ
て、入出力データ線対５，５′に現れる。
この入出力データ線対５．５′の電位差が、図示しない
プリアンプにより増幅されて、出力データとして出力さ
れる。この出力データの良否を検証することにより、Ｄ
ＲＡＭの動作テストが行われる。
プリアンプにより増幅されて、出力データとして出力さ
れる。この出力データの良否を検証することにより、Ｄ
ＲＡＭの動作テストが行われる。
メモリセルの動作マージンが低下すると、ビット線対１
．１′間に現れる微小な電位差が正常時より小さくなり
、センスアンプ２により増幅された後においても、ビッ
ト線対１，１′間の電位差が正規の値を下回る。この場
合に、上記したＤＲＡＭの動作テストを行なうと、入出
力データ線対５．５′にはビット線対１，１′間の電位
差をさらに下回った電位差が伝達されることになる。
．１′間に現れる微小な電位差が正常時より小さくなり
、センスアンプ２により増幅された後においても、ビッ
ト線対１，１′間の電位差が正規の値を下回る。この場
合に、上記したＤＲＡＭの動作テストを行なうと、入出
力データ線対５．５′にはビット線対１，１′間の電位
差をさらに下回った電位差が伝達されることになる。
その結果、メモリセルの動作マージが低下すると、入出
力データ線対５，５′にはプリアンプにより増幅が不可
能な電位差が伝達されてしまう可能性が高くなるため、
出力データの良否を検証することによって、メモリセル
の動作マージンのｉ下を検出することができる。従って
、メモリセルの動作マージンの低下を検出するために、
従来のようにロングサイクル系の長時間に渡る複雑なテ
ストを行なう必要はなくなる。
力データ線対５，５′にはプリアンプにより増幅が不可
能な電位差が伝達されてしまう可能性が高くなるため、
出力データの良否を検証することによって、メモリセル
の動作マージンのｉ下を検出することができる。従って
、メモリセルの動作マージンの低下を検出するために、
従来のようにロングサイクル系の長時間に渡る複雑なテ
ストを行なう必要はなくなる。
なお、通常の読出し、書込み動作を行なう場合のトラン
スファゲート対３．３′のオン／オフは、外部入力信号
ＳＯ′に基づき、制御信号出力手段４′から、Ｈレベル
（電源Ｖ レベル）／ＬレベＣ ル（接地レベル）の制御信号Ｓ４’を出力させることに
より行われる。
スファゲート対３．３′のオン／オフは、外部入力信号
ＳＯ′に基づき、制御信号出力手段４′から、Ｈレベル
（電源Ｖ レベル）／ＬレベＣ ル（接地レベル）の制御信号Ｓ４’を出力させることに
より行われる。
また、この実施例における動作テストにより、上記した
メモリセルの動作マージンの低下は勿論、センスアンプ
２の能力不足、プリアンプの能力不足等を検出すること
もできる。
メモリセルの動作マージンの低下は勿論、センスアンプ
２の能力不足、プリアンプの能力不足等を検出すること
もできる。
以上説明したように、この発明によれば、制御信号出力
手段は外部入力信号に基づき、トランスファゲート対の
両ゲートにトランスファゲート対の閾値電圧と通常動作
時に前記トランスファゲート対をオンさせるための電圧
との間の電圧を出力するため、通常動作時よりも伝達能
力を低下させてトランスファゲート対をオンさせること
ができる。
手段は外部入力信号に基づき、トランスファゲート対の
両ゲートにトランスファゲート対の閾値電圧と通常動作
時に前記トランスファゲート対をオンさせるための電圧
との間の電圧を出力するため、通常動作時よりも伝達能
力を低下させてトランスファゲート対をオンさせること
ができる。
従って、ビット線対間の電位差を小さくして入出力デー
タ線対間に生じさせることができるため、入出力データ
線対間の電位差を検証データとした動作テストが厳しい
条件下で行われることになる。
タ線対間に生じさせることができるため、入出力データ
線対間の電位差を検証データとした動作テストが厳しい
条件下で行われることになる。
その結果、メモリセルのメモリ容量不足等のメモリセル
の動作マージンの低下を、簡単なテストにより検出する
ことができる効果がある。
の動作マージンの低下を、簡単なテストにより検出する
ことができる効果がある。
第１図はこの発明の一実施例であるＤＲＡＭを示した略
式回路図、第２図は第１図で示したＤＲＡＭの動作テス
トを示した波形図、第３図は従来のＤＲＡＭを示した略
式回路図、第４図は第３図で示したＤＲＡＭの動作テス
トを示した波形図である。 図において、１．１’ はビット線対、２はセンスアン
プ、３．３’ はトランスファゲート対、４′は制御信
号出力手段、５，５′は入出力データ線対である。 なお、各図中同一符号は同一または相当部分を示す。 第 図 第 図 １．１：ビット線対 ５．５：入出力データ線対
式回路図、第２図は第１図で示したＤＲＡＭの動作テス
トを示した波形図、第３図は従来のＤＲＡＭを示した略
式回路図、第４図は第３図で示したＤＲＡＭの動作テス
トを示した波形図である。 図において、１．１’ はビット線対、２はセンスアン
プ、３．３’ はトランスファゲート対、４′は制御信
号出力手段、５，５′は入出力データ線対である。 なお、各図中同一符号は同一または相当部分を示す。 第 図 第 図 １．１：ビット線対 ５．５：入出力データ線対
Claims (1)
- （１）少なくとも一方のビット線にメモリセルが接続さ
れたビット線対と、 前記ビット線対に接続され、活性状態時に前記ビット線
対の電位差を増幅するセンスアンプと、外部と入出力デ
ータの授受を行う入出力データ線対と、 前記ビット線対と前記入出力データ線対と間に介挿され
たトランスファゲート対と、 外部入力信号に基づき、前記トランスファゲート対の両
ゲートに、前記トランスファゲート対の閾値電圧と通常
動作時に前記トランスファゲート対をオンさせるための
電圧との間の電圧を与える制御信号出力手段とを備えた
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1293312A JPH03154288A (ja) | 1989-11-10 | 1989-11-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1293312A JPH03154288A (ja) | 1989-11-10 | 1989-11-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03154288A true JPH03154288A (ja) | 1991-07-02 |
Family
ID=17793207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1293312A Pending JPH03154288A (ja) | 1989-11-10 | 1989-11-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03154288A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004159A (ja) * | 2006-06-21 | 2008-01-10 | Toshiba Corp | 半導体記憶装置及びそのテスト方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53117344A (en) * | 1977-03-23 | 1978-10-13 | Ibm | Dynamic semiconductor memory |
-
1989
- 1989-11-10 JP JP1293312A patent/JPH03154288A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53117344A (en) * | 1977-03-23 | 1978-10-13 | Ibm | Dynamic semiconductor memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004159A (ja) * | 2006-06-21 | 2008-01-10 | Toshiba Corp | 半導体記憶装置及びそのテスト方法 |
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