JPH03120483A - 半導体メモリ装置のテスト方法 - Google Patents
半導体メモリ装置のテスト方法Info
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- JPH03120483A JPH03120483A JP1258035A JP25803589A JPH03120483A JP H03120483 A JPH03120483 A JP H03120483A JP 1258035 A JP1258035 A JP 1258035A JP 25803589 A JP25803589 A JP 25803589A JP H03120483 A JPH03120483 A JP H03120483A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、半導体メモリ装置のテスト方法に関する。
〈従来の技術〉
従来、半導体メモリ装置としては、例えば第２図に示す
ようなりＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）がある。このＤＲＡＭは、レイアウト上の制約
から互いに対称なレイアウトパターンで構成され交互に
並べられた２種類の差動増幅器（以下、「センスアンプ
」という）ＳＡＭＰ１’、ＳＡＭＰ２’、ＳＡＭＰ３°
、ＳＡＭＰ４’を備えている。第２図中、センスアンプ
の種類をｒＦＪの向きによって表わしている。また、上
記各センスアンプに接続された各一対のビット線Ｂｌ’
、Ｂ１ ＃’ ：Ｂ ２’、Ｂ ２ ＃’ ；Ｂ ３’
、Ｂ ３ ＃’ 、８４″、Ｂ４＃°とワード線ＷＩ
、Ｗ２．Ｗ３．Ｗ４とが交差する箇所に１つおきにメモ
リセルＭＣ１１’、ＭＣ１２°。
ようなりＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）がある。このＤＲＡＭは、レイアウト上の制約
から互いに対称なレイアウトパターンで構成され交互に
並べられた２種類の差動増幅器（以下、「センスアンプ
」という）ＳＡＭＰ１’、ＳＡＭＰ２’、ＳＡＭＰ３°
、ＳＡＭＰ４’を備えている。第２図中、センスアンプ
の種類をｒＦＪの向きによって表わしている。また、上
記各センスアンプに接続された各一対のビット線Ｂｌ’
、Ｂ１ ＃’ ：Ｂ ２’、Ｂ ２ ＃’ ；Ｂ ３’
、Ｂ ３ ＃’ 、８４″、Ｂ４＃°とワード線ＷＩ
、Ｗ２．Ｗ３．Ｗ４とが交差する箇所に１つおきにメモ
リセルＭＣ１１’、ＭＣ１２°。
・・・、ＭＣ４４°を備えている。上記各一対のビット
線には、各一対のトランスファゲートＴＲＩ°、ＴＲ１
＃’、ＴＲ２°、ＴＲ２＃’；ＴＲ３°、ＴＲ３＃’；
ＴＲ４°、ＴＲ４＃’を接続し、さらに、トランスファ
ゲートＴＲＩ’、ＴＲ２°はデータ線ＤＩ’、トランス
ファゲートＴＲ１＃’、ＴＲ２＃’はデータ線Ｄ １
＃’、トランスフアゲ−）ＴＲ３°、ＴＲ４゜はデータ
線Ｄ２°、トランスファゲートＴＲ３＃’。
線には、各一対のトランスファゲートＴＲＩ°、ＴＲ１
＃’、ＴＲ２°、ＴＲ２＃’；ＴＲ３°、ＴＲ３＃’；
ＴＲ４°、ＴＲ４＃’を接続し、さらに、トランスファ
ゲートＴＲＩ’、ＴＲ２°はデータ線ＤＩ’、トランス
ファゲートＴＲ１＃’、ＴＲ２＃’はデータ線Ｄ １
＃’、トランスフアゲ−）ＴＲ３°、ＴＲ４゜はデータ
線Ｄ２°、トランスファゲートＴＲ３＃’。
ＴＲ４＃’はデータ線Ｄ２＃°によってそれぞれ比較器
１００°に接続している。上記トランスファゲートＴＲ
１’、ＴＲ１＃’、ＴＲ３°、ＴＲ３＃”は制御信号Ｃ
５ＥＬ１’、トランスファゲートＴＲ２°、ＴＲ２＃’
、ＴＲ４°、ＴＲ４＃’は制御信号Ｃ５ＥＬ ２°でそ
れぞれオンオフ制御され、いずれも制御信号Ｃ５ＥＬ１
’、Ｃ５ＥＬ２°が高レベル（“Ｈ”）のときオンし、
低レベル（“Ｌ“）のときオフするようになっている。
１００°に接続している。上記トランスファゲートＴＲ
１’、ＴＲ１＃’、ＴＲ３°、ＴＲ３＃”は制御信号Ｃ
５ＥＬ１’、トランスファゲートＴＲ２°、ＴＲ２＃’
、ＴＲ４°、ＴＲ４＃’は制御信号Ｃ５ＥＬ ２°でそ
れぞれオンオフ制御され、いずれも制御信号Ｃ５ＥＬ１
’、Ｃ５ＥＬ２°が高レベル（“Ｈ”）のときオンし、
低レベル（“Ｌ“）のときオフするようになっている。
上記比較器１００°は、データ線Ｄ Ｉ’、Ｄ １ ＃
’。
’。
Ｄ２’、Ｄ２＃’を通して上記各センスアンプのうち２
つのセンスアンプにつながる２対のビット線上の信号を
受けて、データ線Ｄ１°の信号とＤ２゜の信号、Ｄ １
＃’の信号とＤ２＃°の信号をそれぞれ比較して、一
致不一致を判定することができる。
つのセンスアンプにつながる２対のビット線上の信号を
受けて、データ線Ｄ１°の信号とＤ２゜の信号、Ｄ １
＃’の信号とＤ２＃°の信号をそれぞれ比較して、一
致不一致を判定することができる。
そして、このＤＲＡＭの動作テストを行う場合、予め、
同一のレイアウトパターンの２つのセンスアンプにつな
がる２つのメモリセル、例えばＳＡＭＰＩ’とＳＡＭＰ
３”につながるメモリセルＭＣｔ ｌ’、ＭＣ３１’に
、同一のデータ“Ｈ”を書込んで記憶させておく。そし
て、ワード線Ｗｌ’を立ち上げて上記メモリセルＭＣＩ
Ｉ“、ＭＣ３１°をそれぞれビット線Ｂｌ”、Ｂ３°に
導通して、ビット線Ｂ１°、Ｂ １ ＃’間、ビット線
Ｂ３°、Ｂ ３ ＃’間にそれぞれ電位差を生じさせる
。この電位差をセンスアンプＳＡＭＰＩ°、Ｓ ＡＭＰ
３’によってセンス増幅する。なお、上記センスアン
プＳ ＡＭＰ１’、ＳＡＭＰ３°が正常に動作した場合
、メモリセルＭＣ１１’、ＭＣ３１’に予め書き込んだ
データ“Ｈ”に対応して、ビット線Ｂｌ’、Ｂ３°が“
Ｈ”になる一方、ビット線Ｂ１＃’、Ｂ３＃’か“Ｌ゛
になる。続いて、制御信号Ｃ９ＥＬ２°を“Ｌ”にした
状態（すなわちトランスファゲートＴＲ２，ＴＲ２＃、
ＴＲ３，ＴＲ３＃をオフした状態）で制御信号Ｃ３ＥＬ
１’を“Ｈ″にすることによってトランスファゲート
ＴＲ１”、ＴＲ１＃’、ＴＲ３°、’ＦＲ３＃°をオン
させて、上記２対のビット線８１°、Ｂ１＃’、Ｂ３°
、Ｂ ３ ＃’をそれぞれデータ線ＤＩ’Ｄ１＃’、Ｄ
２°、Ｄ ２ ＃’に導通する。そして、比較器１００
゛によって、上記各データ線を通してビット線Ｂｌ’と
Ｂ３°、Ｂ １ ＃’とＢ３＃°のそれぞれのレベルの
一致不一致を比較する。上記ビット線Ｂｌ’とＢ３°、
Ｂ １ ＃’とＢ３＃゛のレベルがともに一致したとき
正常動作、それ以外のとき誤動作と判定する。このよう
にして、２つのメモリセルを同時に読出して比較し、動
作テストを行うようにしている。なお、この方法は、マ
ルチビットテスト方法と呼ばれ、単に１つづつのメモリ
セルを動作させて判定する動作テストに比して、大容量
化するＤＲＡＭのテスト時間を短縮するのに役立ってい
る。
同一のレイアウトパターンの２つのセンスアンプにつな
がる２つのメモリセル、例えばＳＡＭＰＩ’とＳＡＭＰ
３”につながるメモリセルＭＣｔ ｌ’、ＭＣ３１’に
、同一のデータ“Ｈ”を書込んで記憶させておく。そし
て、ワード線Ｗｌ’を立ち上げて上記メモリセルＭＣＩ
Ｉ“、ＭＣ３１°をそれぞれビット線Ｂｌ”、Ｂ３°に
導通して、ビット線Ｂ１°、Ｂ １ ＃’間、ビット線
Ｂ３°、Ｂ ３ ＃’間にそれぞれ電位差を生じさせる
。この電位差をセンスアンプＳＡＭＰＩ°、Ｓ ＡＭＰ
３’によってセンス増幅する。なお、上記センスアン
プＳ ＡＭＰ１’、ＳＡＭＰ３°が正常に動作した場合
、メモリセルＭＣ１１’、ＭＣ３１’に予め書き込んだ
データ“Ｈ”に対応して、ビット線Ｂｌ’、Ｂ３°が“
Ｈ”になる一方、ビット線Ｂ１＃’、Ｂ３＃’か“Ｌ゛
になる。続いて、制御信号Ｃ９ＥＬ２°を“Ｌ”にした
状態（すなわちトランスファゲートＴＲ２，ＴＲ２＃、
ＴＲ３，ＴＲ３＃をオフした状態）で制御信号Ｃ３ＥＬ
１’を“Ｈ″にすることによってトランスファゲート
ＴＲ１”、ＴＲ１＃’、ＴＲ３°、’ＦＲ３＃°をオン
させて、上記２対のビット線８１°、Ｂ１＃’、Ｂ３°
、Ｂ ３ ＃’をそれぞれデータ線ＤＩ’Ｄ１＃’、Ｄ
２°、Ｄ ２ ＃’に導通する。そして、比較器１００
゛によって、上記各データ線を通してビット線Ｂｌ’と
Ｂ３°、Ｂ １ ＃’とＢ３＃°のそれぞれのレベルの
一致不一致を比較する。上記ビット線Ｂｌ’とＢ３°、
Ｂ １ ＃’とＢ３＃゛のレベルがともに一致したとき
正常動作、それ以外のとき誤動作と判定する。このよう
にして、２つのメモリセルを同時に読出して比較し、動
作テストを行うようにしている。なお、この方法は、マ
ルチビットテスト方法と呼ばれ、単に１つづつのメモリ
セルを動作させて判定する動作テストに比して、大容量
化するＤＲＡＭのテスト時間を短縮するのに役立ってい
る。
〈発明が解決しようとする課題〉
ところで、上記各センスアンプＳＡＭＰ １’、・・・
ＳＡＭＰ４°は、個々には二つの入力に対して完全に対
称なレイアウトパターンに描くことができない。このた
め、各センスアンプＳＡＭＰ ｌ’、・・・ＳＡＭＰ４
°に接続されたビット線の対において増幅前における電
位差が小さいとき、ビット線の対のうちいずれのビット
線が高電位または低電位であるか（以下、「電位の高低
関係」という）にかかわらず、上記レイアウトパターン
の非対称性に起因して常に一方のビット線を“Ｈ”とし
、他方のビット線を“Ｌ”とする方向に増幅する傾向が
存在する。
ＳＡＭＰ４°は、個々には二つの入力に対して完全に対
称なレイアウトパターンに描くことができない。このた
め、各センスアンプＳＡＭＰ ｌ’、・・・ＳＡＭＰ４
°に接続されたビット線の対において増幅前における電
位差が小さいとき、ビット線の対のうちいずれのビット
線が高電位または低電位であるか（以下、「電位の高低
関係」という）にかかわらず、上記レイアウトパターン
の非対称性に起因して常に一方のビット線を“Ｈ”とし
、他方のビット線を“Ｌ”とする方向に増幅する傾向が
存在する。
例えば、立ち上げたワード線Ｗｌ°の電位レベルが低か
ったり、ビット線Ｂｌ’、Ｂ３′に導通したメモリセル
の蓄積電荷量が少なかったときにこの傾向が現われる。
ったり、ビット線Ｂｌ’、Ｂ３′に導通したメモリセル
の蓄積電荷量が少なかったときにこの傾向が現われる。
そして、この傾向が現われた場合、一対のビット線間に
おいて電位の高低関係が増幅前後で逆転する現象（以下
、「誤動作」という）が生じることがある。上記従来の
マルチビットテスト方法においては、同一のレイアウト
パターンの２つのセンスアンプ、例えばＳＡＭＰ １’
、ＳＡＭＰ３’を同時に動作させ、上記２つのセンスア
ンプＳＡＭＰＩ°、ＳＡＭＰ３°につながる２対のビッ
ト線Ｂｌ’とＢ１＃’、Ｂ３’とＢ３＃°の電位の高低
関係を比較するようにしているので、上記誤動作が発生
したとしても、同一方向に増幅する傾向による誤動作で
あるから６対の電位の高低関係が一致することになる。
おいて電位の高低関係が増幅前後で逆転する現象（以下
、「誤動作」という）が生じることがある。上記従来の
マルチビットテスト方法においては、同一のレイアウト
パターンの２つのセンスアンプ、例えばＳＡＭＰ １’
、ＳＡＭＰ３’を同時に動作させ、上記２つのセンスア
ンプＳＡＭＰＩ°、ＳＡＭＰ３°につながる２対のビッ
ト線Ｂｌ’とＢ１＃’、Ｂ３’とＢ３＃°の電位の高低
関係を比較するようにしているので、上記誤動作が発生
したとしても、同一方向に増幅する傾向による誤動作で
あるから６対の電位の高低関係が一致することになる。
例えば、増幅前にビット線Ｂ１＃’よりもＢｌｏが、Ｂ
３＃゛よりもＢ３’がそれぞれ高電位（微小な）であっ
て、センスアンプＳＡＭＰ ｌ’、ＳＡＭＰ３°が同一
方向に増幅する傾向によりともに誤動作したとき、増幅
後にＢｌ＃’ 、Ｂ ３ ＃’が”Ｈ”、Ｂ１’、８３
°が“Ｌ”となり、２対のビット線Ｂｌ’とＢ１＃’、
Ｂ３”とＢ３＃。
３＃゛よりもＢ３’がそれぞれ高電位（微小な）であっ
て、センスアンプＳＡＭＰ ｌ’、ＳＡＭＰ３°が同一
方向に増幅する傾向によりともに誤動作したとき、増幅
後にＢｌ＃’ 、Ｂ ３ ＃’が”Ｈ”、Ｂ１’、８３
°が“Ｌ”となり、２対のビット線Ｂｌ’とＢ１＃’、
Ｂ３”とＢ３＃。
の電位の高低関係は一致する。このとき、データ線ＤＩ
’とＤ２°、Ｄ １ ＃’とＤ２＃゛はそれぞれ“Ｈ”
、“Ｌ”にレベルが一致するので、比較器１００゛によ
って上記誤動作を検出することができない。
’とＤ２°、Ｄ １ ＃’とＤ２＃゛はそれぞれ“Ｈ”
、“Ｌ”にレベルが一致するので、比較器１００゛によ
って上記誤動作を検出することができない。
このため、上記従来のマルチビットテスト方法は、電源
電圧Ｖｃｃを′Ｈ”から′Ｌ“へ段階的に低下させて正
常動作したか否かを判定するいわゆるマージンテストに
適用することができないという問題がある。
電圧Ｖｃｃを′Ｈ”から′Ｌ“へ段階的に低下させて正
常動作したか否かを判定するいわゆるマージンテストに
適用することができないという問題がある。
そこで、この発明の目的は、半導体メモリ装置のマルチ
ビットテスト方法であって、マージンテストに適用でき
るようにしたテスト方法を提供することにある。
ビットテスト方法であって、マージンテストに適用でき
るようにしたテスト方法を提供することにある。
く課題を解決するための手段〉
上記目的を達成するために、この発明の半導体メモリ装
置のテスト方法は、互いに対称なレイアウトパターンで
構成され、交互に並べられた２種類の差動増幅器と、上
記各差動増幅器ごとに接続され、メモリセルからの記憶
データを表わす信号を受けるビット線と、各ビット線に
接続されたゲートと、２つの差動増幅器につながるビッ
ト線上の信号を上記ゲートを介して受けて一致不一致を
比較する比較器を有する半導体メモリ装置のテスト方法
であって、メモリセルからの記憶データを表わす信号を
上記ビット線に受けて、上記差動増幅器によって差動増
幅した後、異なる種類の差動増幅器に接続されたビット
線を上記ゲートをオンすることによって上記比較器に導
通して、異なる種類の差動増幅器によって増幅されたビ
ット線上の信号を比較して一致不一致を検出することを
特徴としている。
置のテスト方法は、互いに対称なレイアウトパターンで
構成され、交互に並べられた２種類の差動増幅器と、上
記各差動増幅器ごとに接続され、メモリセルからの記憶
データを表わす信号を受けるビット線と、各ビット線に
接続されたゲートと、２つの差動増幅器につながるビッ
ト線上の信号を上記ゲートを介して受けて一致不一致を
比較する比較器を有する半導体メモリ装置のテスト方法
であって、メモリセルからの記憶データを表わす信号を
上記ビット線に受けて、上記差動増幅器によって差動増
幅した後、異なる種類の差動増幅器に接続されたビット
線を上記ゲートをオンすることによって上記比較器に導
通して、異なる種類の差動増幅器によって増幅されたビ
ット線上の信号を比較して一致不一致を検出することを
特徴としている。
く作用〉
個々のセンスアンプのレイアウトパターンの非対称性に
よって、増幅前の信号の内容に関わらずビット線上の信
号の内容を高レベルまたは低レベルのいずれかの方向に
増幅する傾向が現われたとしても、ビット線上の信号を
互い（こ対称なレイアウトパターンのセンスアンプによ
って増幅しているので、増幅される方向が互いに異なる
ことになる。したがって、比較すべきビット線上の信号
の内容が増幅前に同一であって、しかも誤動作が生じた
とき、ビット線上の信号の内容が互いに異なった状態に
なり、上記各ビット線に接続されたゲートをオンするこ
とによって比較器によって上記２つの信号の不一致が検
出される。このようにした場合、マージンテストにおい
て電源電圧Ｖｃｃを“Ｈｏから“Ｌ”へ段階的に低下さ
せることによって上記誤動作が生じたときに、比較器に
よって誤動作があったことが判定される。したがって、
マージンテストに適用可能となる。なお、正常に動作し
たときは、ビット線上の信号は、増幅前の通りに同一の
方向に増幅されるので、比較器によって２つの信号が一
致していることが検出される。
よって、増幅前の信号の内容に関わらずビット線上の信
号の内容を高レベルまたは低レベルのいずれかの方向に
増幅する傾向が現われたとしても、ビット線上の信号を
互い（こ対称なレイアウトパターンのセンスアンプによ
って増幅しているので、増幅される方向が互いに異なる
ことになる。したがって、比較すべきビット線上の信号
の内容が増幅前に同一であって、しかも誤動作が生じた
とき、ビット線上の信号の内容が互いに異なった状態に
なり、上記各ビット線に接続されたゲートをオンするこ
とによって比較器によって上記２つの信号の不一致が検
出される。このようにした場合、マージンテストにおい
て電源電圧Ｖｃｃを“Ｈｏから“Ｌ”へ段階的に低下さ
せることによって上記誤動作が生じたときに、比較器に
よって誤動作があったことが判定される。したがって、
マージンテストに適用可能となる。なお、正常に動作し
たときは、ビット線上の信号は、増幅前の通りに同一の
方向に増幅されるので、比較器によって２つの信号が一
致していることが検出される。
〈実施例〉
以下、この発明の半導体メモリ装置のテスト方法を実施
例により詳細に説明する。
例により詳細に説明する。
第１図に示す構成からなるＤＲＡＭのテスト方法につい
て説明する。このＤＲＡＭは、第２図に示したＤＲＡＭ
と同一の構成であって、第２図中に示した各構成部品の
記号から「°」を省略して各構成部品を表わす記号とし
ている。なお、第２図に示したＤＲＡＭと異なり、第１
図中に示すトランスファゲートＴＲＩ、ＴＲ１＃、ＴＲ
４およびＴＲ４＃を制御信号Ｃ９ＥＬ ｌでオンオフ制
御する一方、トランスファゲートＴＲ２，ＴＲ２＃、Ｔ
Ｒ３およびＴＲ３＃を制御信号Ｃ５ＥＬ２でオンオフ制
御するようにしている。
て説明する。このＤＲＡＭは、第２図に示したＤＲＡＭ
と同一の構成であって、第２図中に示した各構成部品の
記号から「°」を省略して各構成部品を表わす記号とし
ている。なお、第２図に示したＤＲＡＭと異なり、第１
図中に示すトランスファゲートＴＲＩ、ＴＲ１＃、ＴＲ
４およびＴＲ４＃を制御信号Ｃ９ＥＬ ｌでオンオフ制
御する一方、トランスファゲートＴＲ２，ＴＲ２＃、Ｔ
Ｒ３およびＴＲ３＃を制御信号Ｃ５ＥＬ２でオンオフ制
御するようにしている。
まず、予め互いに対称なレイアウトパターンの２つのセ
ンスアンプ、例えばＳＡＭＰＩとＳＡＭＰ４につながる
メモリセルＭＣ１１、ＭＣ４１に、同一のデータ“Ｈ”
を書込んで記憶させておく。そして、ワード線Ｗ１を立
ち上げて上記メモリセルＭＣＩＩ、ＭＣ４１をそれぞれ
ビット線Ｂｌ、Ｂ４に導通して、ビット線Ｂ １ 、Ｂ
１ ＃間、ビット線Ｂ４．８４１間にそれぞれ電位差
を生じさせる。この電位差をセンスアンプＳＡＭＰ １
．ＳＡＭＰ４によってセンス増幅する。続いて、制御信
号Ｃ３ＥＬ２をＬ”にした状態（すなわちトランスフア
ゲ−）ＴＲ２，ＴＲ２＃、ＴＲ３，ＴＲ３＃をオフした
状態）で、制御信号Ｃ３ＥＬ１をＨ”にすることによっ
て、トランスフアゲ−）ＴＲＩ、ＴＲ１＃、ＴＲ４，Ｔ
Ｒ４＃をオンさせて、上記２対のビット線Ｂ１．Ｂ１１
．Ｂ４．Ｂ４＃をそれぞれデータ線ＤＩ、Ｄ１＃、Ｄ２
．Ｄ２＃に導通する。そして、比較器１００によって、
各データ線を通してビット線Ｂ１とＢ４．Ｂ１１とＢ４
＃のそれぞれのレベルの一致不一致を比較する。上記ビ
ット線ＢｌとＢ４．Ｂ１１とＢ４＃のレベルがともに一
致したとき正常動作、それ以外のとき誤動作と判定する
。
ンスアンプ、例えばＳＡＭＰＩとＳＡＭＰ４につながる
メモリセルＭＣ１１、ＭＣ４１に、同一のデータ“Ｈ”
を書込んで記憶させておく。そして、ワード線Ｗ１を立
ち上げて上記メモリセルＭＣＩＩ、ＭＣ４１をそれぞれ
ビット線Ｂｌ、Ｂ４に導通して、ビット線Ｂ １ 、Ｂ
１ ＃間、ビット線Ｂ４．８４１間にそれぞれ電位差
を生じさせる。この電位差をセンスアンプＳＡＭＰ １
．ＳＡＭＰ４によってセンス増幅する。続いて、制御信
号Ｃ３ＥＬ２をＬ”にした状態（すなわちトランスフア
ゲ−）ＴＲ２，ＴＲ２＃、ＴＲ３，ＴＲ３＃をオフした
状態）で、制御信号Ｃ３ＥＬ１をＨ”にすることによっ
て、トランスフアゲ−）ＴＲＩ、ＴＲ１＃、ＴＲ４，Ｔ
Ｒ４＃をオンさせて、上記２対のビット線Ｂ１．Ｂ１１
．Ｂ４．Ｂ４＃をそれぞれデータ線ＤＩ、Ｄ１＃、Ｄ２
．Ｄ２＃に導通する。そして、比較器１００によって、
各データ線を通してビット線Ｂ１とＢ４．Ｂ１１とＢ４
＃のそれぞれのレベルの一致不一致を比較する。上記ビ
ット線ＢｌとＢ４．Ｂ１１とＢ４＃のレベルがともに一
致したとき正常動作、それ以外のとき誤動作と判定する
。
上記センス増幅の際に、センスアンプＳＡＭＰ１、ＳＡ
ＭＰ４が正常に動作した場合、メモリセルＭＣ１１、Ｍ
Ｃ４１に予め書込んだデータ“Ｈ”に対応して、ビット
線Ｂｌ、Ｂ４が“Ｈ“になる−方、ビット線８１＃、Ｂ
４＃が“Ｌ”になる。したがって、ビット線Ｂ１．！：
Ｂ４．Ｂ１＃とＢ４＃のレベルがともに一致し、比較器
１００によって正常動作と判定される。一方、増幅前に
おけるビット線Ｂｌ、Ｂｌ＃間、ビット線Ｂ４，８４１
間の電位差が微小であって、このため個々のセンスアン
プのレイアウトパターンの非対称性による誤動作か生じ
た場合、上記センスアンプＳＡＭＰＩ、ＳＡＭＰ４は互
いに対称なレイアウトパターンとしているので、増幅さ
れる傾向が異なり、したがってビット線の対Ｂｌ、Ｂ１
＃とＢ４．Ｂ４＃とで、増幅後に電位の高低関係が異な
った状態となる。
ＭＰ４が正常に動作した場合、メモリセルＭＣ１１、Ｍ
Ｃ４１に予め書込んだデータ“Ｈ”に対応して、ビット
線Ｂｌ、Ｂ４が“Ｈ“になる−方、ビット線８１＃、Ｂ
４＃が“Ｌ”になる。したがって、ビット線Ｂ１．！：
Ｂ４．Ｂ１＃とＢ４＃のレベルがともに一致し、比較器
１００によって正常動作と判定される。一方、増幅前に
おけるビット線Ｂｌ、Ｂｌ＃間、ビット線Ｂ４，８４１
間の電位差が微小であって、このため個々のセンスアン
プのレイアウトパターンの非対称性による誤動作か生じ
た場合、上記センスアンプＳＡＭＰＩ、ＳＡＭＰ４は互
いに対称なレイアウトパターンとしているので、増幅さ
れる傾向が異なり、したがってビット線の対Ｂｌ、Ｂ１
＃とＢ４．Ｂ４＃とで、増幅後に電位の高低関係が異な
った状態となる。
例え（（、センスアンプＳＡＭＰＩの側はビット線Ｂ！
が６Ｈ″ＢＩ＃が“Ｌ”の方向へ増幅される傾向である
とすると、センスアンプＳＡＭＰ３の側はビット線Ｂ４
が“Ｌ″Ｂ４＃が“Ｈ”の方向へ増幅される傾向となっ
ている。したがって、ビット線ＢｌとＢ４．Ｂ１１とＢ
４＃のレベルはともに不一致となり、比較器１００によ
って誤動作と判定される。
が６Ｈ″ＢＩ＃が“Ｌ”の方向へ増幅される傾向である
とすると、センスアンプＳＡＭＰ３の側はビット線Ｂ４
が“Ｌ″Ｂ４＃が“Ｈ”の方向へ増幅される傾向となっ
ている。したがって、ビット線ＢｌとＢ４．Ｂ１１とＢ
４＃のレベルはともに不一致となり、比較器１００によ
って誤動作と判定される。
このようにした場合、マージンテストにおいて電源電圧
Ｖｃｃを′Ｈ”から“Ｌ”へ段階的に低下させることに
よって誤動作が生じたときに、比較器１００によって上
記誤動作があったことを判定することができる。したが
って、マルチビットテスト方法をマージンテストに適用
することができる。
Ｖｃｃを′Ｈ”から“Ｌ”へ段階的に低下させることに
よって誤動作が生じたときに、比較器１００によって上
記誤動作があったことを判定することができる。したが
って、マルチビットテスト方法をマージンテストに適用
することができる。
なお、以上、ＤＲＡＭのマルチビットテスト方法に適用
した例について説明したが、当然ながら、他のタイプの
半導体メモリ装置のマルチビット方法に適用することも
できる。また、各センスアンプに接続されるビット線は
、相補型でなくても良く、単独のビット線であっても良
い。
した例について説明したが、当然ながら、他のタイプの
半導体メモリ装置のマルチビット方法に適用することも
できる。また、各センスアンプに接続されるビット線は
、相補型でなくても良く、単独のビット線であっても良
い。
〈発明の効果〉
以上より明らかなように、この発明の半導体メモリ装置
のテスト方法は、メモリセルからの記憶データを表わす
信号をビット線に受けて、差動増幅器によって差動増幅
した後、互いに対称な２種類の差動増幅器に接続された
ビット線をゲートをオンすることによって比較器に導通
して、対称な２種類の差動増幅器によって増幅されたビ
ット線上の信号を比較して一致不一致を検出するので、
互いに対称なレイアウトパターンで構成された差動増幅
器を有する半導体メモリ装置において、マルチビットテ
スト方法をマージンテストに適用することができる。
のテスト方法は、メモリセルからの記憶データを表わす
信号をビット線に受けて、差動増幅器によって差動増幅
した後、互いに対称な２種類の差動増幅器に接続された
ビット線をゲートをオンすることによって比較器に導通
して、対称な２種類の差動増幅器によって増幅されたビ
ット線上の信号を比較して一致不一致を検出するので、
互いに対称なレイアウトパターンで構成された差動増幅
器を有する半導体メモリ装置において、マルチビットテ
スト方法をマージンテストに適用することができる。
第１図はこの発明の一実施例の半導体メモリ装置のテス
ト方法を説明する図、第２図は従来の半導体メモリ装置
のテスト方法を説明する図である。 ＳＡＭＰ １．ＳＡＭＰ２．ＳＡＭＰ３゜ＳＡＭＰ４・
・・センスアンプ、 Ｂ１．Ｂ１１．Ｂ２．Ｂ２＃、Ｂ３．Ｂ３＃、Ｂ４゜Ｂ
４＃・・・ビット線、 ＭＣ１１，ＭＣＩ ２．・・・、ＭＣ４４・・・メモリ
セル、ＴＲＩ、ＴＲ１＃、ＴＲ２，ＴＲ２＃、ＴＲ３゜
ＴＲ３＃、ＴＲ４，ＴＲ４＃・・・トランスファゲート
、Ｃ５ＥＬＩ、Ｃ５ＥＬ２・・・制御信号、ＤＩ、Ｄ１
＃、Ｄ２．Ｄ２＃・・・データ線、１００・・・比較器
。
ト方法を説明する図、第２図は従来の半導体メモリ装置
のテスト方法を説明する図である。 ＳＡＭＰ １．ＳＡＭＰ２．ＳＡＭＰ３゜ＳＡＭＰ４・
・・センスアンプ、 Ｂ１．Ｂ１１．Ｂ２．Ｂ２＃、Ｂ３．Ｂ３＃、Ｂ４゜Ｂ
４＃・・・ビット線、 ＭＣ１１，ＭＣＩ ２．・・・、ＭＣ４４・・・メモリ
セル、ＴＲＩ、ＴＲ１＃、ＴＲ２，ＴＲ２＃、ＴＲ３゜
ＴＲ３＃、ＴＲ４，ＴＲ４＃・・・トランスファゲート
、Ｃ５ＥＬＩ、Ｃ５ＥＬ２・・・制御信号、ＤＩ、Ｄ１
＃、Ｄ２．Ｄ２＃・・・データ線、１００・・・比較器
。
Claims (1)
- （１）互いに対称なレイアウトパターンで構成され、交
互に並べられた２種類の差動増幅器と、上記各差動増幅
器ごとに接続され、メモリセルからの記憶データを表わ
す信号を受けるビット線と、各ビット線に接続されたゲ
ートと、２つの差動増幅器につながるビット線上の信号
を上記ゲートを介して受けて一致不一致を比較する比較
器を有する半導体メモリ装置のテスト方法であって、メ
モリセルからの記憶データを表わす信号を上記ビット線
に受けて、上記差動増幅器によって差動増幅した後、異
なる種類の差動増幅器に接続されたビット線を上記ゲー
トをオンすることによって上記比較器に導通して、異な
る種類の差動増幅器によって増幅されたビット線上の信
号を比較して一致不一致を検出することを特徴とする半
導体メモリ装置のテスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258035A JP2554174B2 (ja) | 1989-10-03 | 1989-10-03 | 半導体メモリ装置のテスト方法 |
| US07/591,117 US5216678A (en) | 1989-10-03 | 1990-10-01 | Test method for a semiconductor memory device applied to a margin test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258035A JP2554174B2 (ja) | 1989-10-03 | 1989-10-03 | 半導体メモリ装置のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03120483A true JPH03120483A (ja) | 1991-05-22 |
| JP2554174B2 JP2554174B2 (ja) | 1996-11-13 |
Family
ID=17314632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1258035A Expired - Fee Related JP2554174B2 (ja) | 1989-10-03 | 1989-10-03 | 半導体メモリ装置のテスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5216678A (ja) |
| JP (1) | JP2554174B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457696A (en) * | 1991-08-08 | 1995-10-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory having internal test circuit |
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|---|---|---|---|---|
| JP2863012B2 (ja) * | 1990-12-18 | 1999-03-03 | 三菱電機株式会社 | 半導体記憶装置 |
| US6105152A (en) * | 1993-04-13 | 2000-08-15 | Micron Technology, Inc. | Devices and methods for testing cell margin of memory devices |
| US6078804A (en) * | 1995-12-19 | 2000-06-20 | Ericsson Inc. | Providing different routing treatments for emergency calls based on subscriber specified data |
| KR100295055B1 (ko) * | 1998-09-25 | 2001-07-12 | 윤종용 | 전압조정이가능한내부전원회로를갖는반도체메모리장치 |
| US7299380B2 (en) * | 2004-01-27 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Testing a receiver connected to a reference voltage signal |
| KR100533385B1 (ko) * | 2004-04-16 | 2005-12-06 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 방법 |
| JP2007120991A (ja) * | 2005-10-25 | 2007-05-17 | Sharp Corp | テストパターンの検出率算出方法、コンピュータプログラム及びテストパターンの検出率算出装置 |
| US7286409B1 (en) * | 2006-05-09 | 2007-10-23 | Macronix International Co., Ltd. | Method and apparatus to improve nonvolatile memory data retention |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3027542A (en) | 1958-07-14 | 1962-03-27 | Beckman Instruments Inc | Automatic marginal checking apparatus |
| US4418403A (en) * | 1981-02-02 | 1983-11-29 | Mostek Corporation | Semiconductor memory cell margin test circuit |
| US4502140A (en) | 1983-07-25 | 1985-02-26 | Mostek Corporation | GO/NO GO margin test circuit for semiconductor memory |
-
1989
- 1989-10-03 JP JP1258035A patent/JP2554174B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-01 US US07/591,117 patent/US5216678A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457696A (en) * | 1991-08-08 | 1995-10-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory having internal test circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5216678A (en) | 1993-06-01 |
| JP2554174B2 (ja) | 1996-11-13 |
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