JPH03154445A - フレームデコード装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は遠隔装置からデータ処理チャンネルへのデータ
メツセージの伝送に関し、更に詳細には、遠隔装置から
データ処理チャンネルへのデータメツセージのフレーム
をデコードするためのフレームデコード装置に関する。

（従来の技術） 周知のようにデータ伝送は遠隔装置からデータ処理チャ
ンネルへとなされ、データメツセージは見出しすなわち
ヘッダ（ｈｅａｄｅｒ）フィールドと後書きすなわちト
レーラ（ｔｒａｌｌｅｒ　）フィールドを有するフレー
ム内で組立てられる。メツセージのタイプとデータフレ
ーム内のデータ内容を決定するためにこのヘッダフィー
ルドを検査し、そしてフレーム又はメツセージの終了を
識別するためにトレーラフィールドを検査するようにし
た装置は知られている。

米国特許第４２０３００３号明細書には、アウトオブフ
レーム（ｏｕｔ−ｏ１’−ｆ’　ｒａｍｅ）条件のある
間に、各フレーミングクロックパルスの発生によりＮビ
ットまでの比較を可能にするフレーム検索制御回路が示
されている。この回路は次の比較のために、次のＮ個の
順次的なビットを記憶し、高速リフレーム（ｒｃｆｒａ
ｍｅ　）時間を与える。

米国特許第４６１１３３６号明細書には、１つのフレー
ミングビットのスタートから次のフレーミングビットの
スタートまでに、Ｎ個のビットのインターバルをもって
データビットストリーム内に個々のビットとして分布し
たＭ個のビットを含むフレーミングパターンシーケンス
についてのフレームビットシンクロナイザが示されてい
る。このシンクロナイザはカウンタを含み、これらカウ
ンタは、受信したビットがフレーミングパターンシーケ
ンス内の次のビットと同一でないときクリアされ、受信
ビットがフレーミングパターンシーケンス内の次のビッ
トと同一のときに加算を行なうものである。カウントは
フレーミングが生じたときを決定するためのしきい値と
して用いることができる。

米国特許第４６５１３１９号明細書には、複数のユーザ
データ入力を１個の直列ディジタル通信チャンネルに多
重化し、次にそのデータを適当なユーザデータ出力とし
てデコードする必要のあるディジタル通信系において使
用するための多重化構成が示されている。

米国特許第４６７４０８８号明細書はビットストリーム
のフレーム指示パターンを検出し、そのような検出がな
いときに同期化スリップを発生させるためのフレーム同
期化装置が示されている。

米国特許第４７２７５５８号明細書は、直列ビット内の
夫々のビットが受信されるとき、その直列ビットストリ
ーム内の、フレーミングビットパターンのピッチだけ間
隔をとられた所定数の前のビットがそのフレーミングピ
ットパターンの部分に合致するかどうかを決定するため
にスライド比較回路を用いて直列ピットストリーム内に
埋め込みフレームビットパターンを配置することを開示
している。

米国特許第４７７９２６８号明細書は、各フレームのス
タートを特徴づける同期化情報の同期的に発生する項目
を含むフレーム構造をもつ直列ビットデータ流を有する
システムにおけるフレームデコーディングのための方法
および装置を開示している。論理ＡＮＤリンクが次々の
検索フレーム内のデータで、その検索フレーム内の１個
のビット、すなわち、同期化ビットのみが論理「１」に
セットされるまで行なわれ、複数の検索フレームについ
てそれに維持される。

（発明が解決しようとする課題） 本発明の主目的はデータリンクを介して伝送されるフレ
ームの開始終了およびそこに含まれるデータ検出するフ
レーム検出装置を提供することである。

本発明の他の目的は、データリンクを介して入ると考え
られる文字を含む第１部分とこれら文字のどのビットを
データリンクからの文字ビットと比較すべきかを指示す
るマスクを有する第２部分を有するエクスペクト／マス
ク（ｅｘｐｅｃｔ／ｎａｓｋ　）バッファを含むフレー
ム検出装置を提供することである。

本発明の他の目的は、夫々の入力すなわちエントリがデ
ータリンクからの文字に対するエクスペクト／マスクバ
ッファエントリの比較結果を含む、複数エントリ比較バ
ッファを提供することである。

本発明の他の目的はデータリンクを介して伝送されるフ
レームの内から多踵のデータフレームを検出することの
できるデータフレーム識別回路を提供することである。

（課題を解決するための手段） 本発明はでリンクからフレームをデコエドする装置に関
しており、これらフレームはフレーム区切りすなわちデ
リミタ（ｄｅｌｉｍｉｔｅｒ　）のスタートとフレーム
検出装置のエンドにより境界づけられている。この装置
はエクスペクト／マスクバッフｙ　（ｅｘｐｅｃｔ／ｍ
ａｓｋ　ｂｕ（’ｆ’ｅｒ）を含み、その第１部分はデ
ータリンクから入るものと予想される文字を含み、その
第２部分は第１部分のどのビットがデータリンクからの
データ文字と比較されるべきかを識別する。フレームの
文字を記憶するための複数入力すなわちエントリヘッダ
バッファと、このヘッタハッファ内の文字の、エクスペ
クト／マスクバッファ内の対応するエントリの第１部分
の、そのエントリの第２部分によりマスクされるものに
対する比較結果を記憶するための複数エントリ比較バッ
ファも設けられる。データフレーム識別回路も設けられ
ており、これはデータリンクを介して伝送される多種の
データフレームを検出するようにプログラムを作ること
ができる。ヘッダバッファと比較バッファへの記憶は状
態マシンにより検出される事象の終了により停止される
。

（実施例） 第１図は本発明に使用しうるデータ処理システム１０の
全体図である。このデータ処理システム１０は１８Ｍシ
ステム／３７０のような計算機１２と、データ入力およ
び出力容量を有する１個以上のチャンネル１４を含む。

チャンネル１４はデータリンク１８により装置１６に接
続される。

この実施例においてはデータリンク１８は装置１６から
チャンネル１４への直列データ伝送のための入力導体１
８Ａとチャンネル１４から装置１６への直列データ伝送
用の出力導体１８Ｂを含む。装置１６は周辺装置、数個
の周辺装置を制御する制御ユニット、またはデータリン
ク１８を多数の制御ユニットまたは装置の内のいずれか
任意の１個に切換えるためのスイッチ装置である。

第２図は第１図のデータ処理システムのチャンネル１４
のブロック図である。入力導体１８Ａは非直列化回路（
ＤＥＳ）２０に直列データを与えるものであり、この非
直列化回路２０の出力端は入力同期化バッファ（ＳＢ）
２２に接続されている。同期化バッファ２２はインバウ
ンドフレーム状態マシン（ｉｎｂｏｕｎｄ　ｆ’ｒａｍ
ｅ　５ｔａｔｅ　Ｉ５ａｃｈ１ｎｅ（ＩＦＳＭ））２４
に接続される。同期化バッファ２２は非直列化回路２０
とインバウンドフレーム状態マシン２４の間に、データ
がインバウンドフレーム状態マシン２４による処理速度
とは異なる速度で非直列化回路２０に入るようにするた
めのインターフェースを与える。インバウンドフレーム
状態マシン２４からのデータは多ビットデータバス２８
を介してデータバッファ２６に与えられる。出力側では
データバッファ（ＤＡＴＡＢＵＦ）２６からのデータが
多ビットデータバス３０を介してアウトバウンドフレー
ム状態マシン（ｏｕｔ−ｂｏｕｎｄ　　ｒｒａｔｒｅ　
　５ｔａｔｅ　　ｍａｃｈｉｎｅ　　）　　　（ＯＦ　
　Ｓ　　Ｍ）３２に伝送される。このマシン３２の出力
端はアウトバウンド同期化バッファ（ＳＢ）３４に接続
される。アウトバウンド同期化バッファ３４からのデー
タは直列化回路（ＳＥＲ）３６に与えられる。回路３６
の出力端はデータリンク１８の出力導体１８Ｂに接続さ
れる。データバッファ２６は双方向状態マシン（ＢＩＤ
Ｉ　　ＳＭ）４０に接続される。マシン４０はシステム
／３７０マシン１２のシステムバス４２とデータバッフ
ァ２６との間の、夫々入力および出力中間データバス４
４と４６によるデータ転送を制御する。

第３図は第２図のインバウンドフレーム状態マシン２４
を通じてのデータ流を示す図である。第２図のインバウ
ンド同期化バッファ２２からのデータは１０−８デコー
ダ６０に入力され、そこでデコードされ、コードバイオ
レーション（ｃｏｄｅｖｉｏｌａｔｉｏｎｓ）について
チェックされる。この１〇−８デコ一ダ回路６０は米国
特許第４４８６７３９号明細書に示されるコード化ルー
ルに従ってデータ文字をデコードする。デコーダ回路６
０からのデータは状態マシン６２、文字同期化回路６４
および巡回冗長コードチェック回路６６に入力される。

文字同期化検出回路６４と巡回冗長コードチェック回路
６６の出力端は状態マシン６２に接続される。状態マシ
ン６２の出力は、夫々　１７バイトの８セグメントに分
割されたインバウンドフレームヘッダバッファとインバ
ウンドフレーム比較バッファ回路６８を制御する。夫々
２バイトの１６セグメントを有するインバウンドフレー
ムエクスペクト／マスクバッファ回路７０を後述するよ
うに期待値に対しインバウンドフレームを比較するため
のものである。状態マシン６２は合計バイトレジスタ、
比較結果に用いられる比較レジスタ０、エラー指示のた
めの比較レジスタ１、他のエラー指示のためのインタフ
ェイス制御チェックレジスタ、を含む複数の制御レジス
タを含んでいる。

第３図のブロックの夫々にはそれら個々の回路のブロッ
ク図を示す図の番号を付しである。

第４図は第３図の１０−８デコ一ダ回路６０の詳細であ
る。デコーダ回路６０はデコーダ部７４を有する。この
デコーダ部７４は１０ビットリンク文字を８データビッ
トと１個のにビットに変換する。これら８データビット
はデータ回路７５に出力され、このにビットはその文字
が前記米国特許明細書に示されるように特殊な、すなわ
ちに文字であるかどうかを示すものである。１個のに文
字はデータリンク１８を同期させておくための遊び文字
として用いられる。デコーダ回路６ｏはまたデータ文字
のディスパリティ　（ｄｉｓｐａｒｉｔｙ　）エラーと
違法コードポイントを検出するためのコードバイオレー
ション検出回路７６を含んでいる。

ディスパリティエラーについては上記米国特許明細書に
詳細に説明されている。違法コードポイントは上記米国
特許明細書のコード化ルールに従わず、違法と考えられ
るデータ文字である。同じくデコーダ回路６０には、論
理およびラッチ回路８４に接続されるＭカウンタ７８と
Ｎカウンタ８０を有する文字同期化検出部を含んでいる
。Ｍカウンタ７８は２ビットカウンタであってコードバ
イオレーションの数をカウントする。Ｎカウンタは４ビ
ットカウンタであって合法（ｇｏｏｄ　）文字または遊
び（ｉｄｌｅ）文字をカウントする。同様の文字同期化
検出回路はＩＢＭテクニカルディスクロージャブレティ
ンの第２８巻第１２号（１９８６年５月）ページ１２の
「文字同期化方法」に示されている。ラッチ８２は状態
マシン回路６２に同期ずれ認識すなわちインジケータを
与える。

第５図は第３図の巡回冗長コードチェック回路６６のブ
ロック図である。回路６６は Ｘ零零１５＋Ｘ”１２＋Ｘ零＊５＋１ の形の多項式でデータバイトを割ることにより２バイト
巡回冗長コードをチェックする。

ＣＲＣＯレジスタ８４とＣＲＣルジスタ８６は１つのフ
レームの開始により状態マシン回路６２によって初期化
される。フレームデータバイトが入ると、これらは排他
的論理和ツリー（ＦＯＲツリー）８８によりＣＲＣレジ
スタ８４と８６の内容で排他的論理和（ＥＯＲ）処理さ
れる。フレームの最後の２データバイトは２個の巡回冗
長コードチェックバイトであって、そのフレームのデー
タバイトから予め発生されてそのフレームと共に伝送さ
れるべく記憶されている。これら最後の２バイト（ＥＯ
Ｒツリー８８を通るフレームデータ）　　（ｆ’ｒａｍ
ｅ　ｄｅｌｉＩＩＩｉｔｅｒ　）　　（後述する）の終
りの第１文字が入ると、ＣＲＣレジスタ８４と８６の内
容は、そのフレーム内に含まれるＣＲＣバイトが正しけ
れば“ＦＦＦＦ″Ｘであるべきである。

インターフェースホールド２レジスタ（ｉｎｔｅｒ−ｆ
ａｃｃ　ｈｏｌｄ　２　ｒｅｇｉｓｔｅｒ）　９０とイ
ンターフェースホールド３レジスタ（ｉｎｔｅｒｆ’ａ
ｃｅ　ｈｏｌｄ　３ｒｃｇｔｓｔｅｒ　）　９２は、後
述するように第２図のデータバッファ２６またはインバ
ウンドフレームへツタバッファに記憶される前にフレー
ムデータを２バイトだけ遅延させるために用いられる。

状態マシン回路６２はデータがデコーダ回路６６を出て
フレームの終了を検出するに適した遅延を与えるときそ
のデータを検査しているから、この遅延は巡回冗長コー
ドチェックバイトがアレイに記憶されないようにする。

第６Ａ、６Ｂ図にインバウンドフレームフレームへツタ
バッファおよびインバウンドフレーム比較バッファ回路
６８を示す。回路６８はインバウンドフレームへツタバ
ッファ９４とインバウンドフレーム比較バッファ９６を
含む。ヘッダバッファ９４はフレームまたはフレームヘ
ッダおよび要約情報を記憶するための１２８Ｘ　１１ビ
ットデユアルポートアレイである。比較バッファ９６は
ヘッダ比較結果またはリンクエラー情報を記憶するため
の８×１１デユアルポートアレイである。アレイ９４と
９６において、ビット０−２はチェック用でありビット
３−１０は８個のデータビットである。ヘッダバッファ
９４と比較バッファ９６は、循環動作し、状態マシン回
路６２がこれらアレイを書込みそしてチャンネルプロセ
ッサ５２のマイクロコードがこれらアレイを読取る。ア
レイ９４と９６は論理的には８セグメントに分割されて
いる。夫々のへラダバラフッセグメントは】６バイトで
あり、夫々の比較バッファセグメントは１バイトである
。イベントターミネータ（ｅｖｅｎｔ　ｔｅｒｍｉｎａ
ｔｏｒ）　　（後述する）はアレイ９４と９６の１セグ
メントを占める。ヘッダバッファ９４と比較バッファ９
６はアドレスレジスタを共用する。これらアレイの読取
用のポインタはチャンネルプロセッサ５２のマイクロコ
ードによってのみ制御され、そして２つの部分に分けら
れている。４個の下位ビットはインバウンドフレームへ
ツタバッファ読取ポインタ９８に入れられてヘッダバッ
ファセグメント内の１６エレメントの内の１個をアドレ
スするために用いられる。マイクロコードにより与えら
れるこのアドレスの高位ビットは読取にヘッダバッファ
９４または比較バッファ９６のいずれかを選ぶために用
いられる。

この高位ビットが活性状態にあれば比較バッファ９６が
選ばれる。４個の高位ビットがインバウンドフレーム比
較バッファ読取アドレスレジスタ１００に記憶され、ビ
ット１−３かへツタバッファ９４と比較バッファ９６内
の１個の特定のセグメントのアドレスに用いられる。レ
ジスタ１００内のインバウンドフレーム比較バッファ読
取アドレスはマイクロコードが１つの新しいセグメント
に移るときそのマイクロコードにより増分される。

ヘッダバッファ９４と比較バッファ９６への書込みに用
いられるポインタは状態マシン回路６２のハードウェア
によってのみ制御される。このポインタも２つの部分に
分けられる。下位ビットはインフレームヘッダバッファ
書込ポインタレジスタ１０２に記憶されて１つのヘッダ
バッファセグメント内の１６エレメントの１個のアドレ
スづけに用いられる。レジスタ１０２内のインバウンド
フレームヘッダバッファ書込ポインタはフレーム受信の
はじめにＯにセットされ、フレーム情報バイトが記憶さ
れるときに増分される。この書込ポインタはフレーム合
計バイトが後述するように書込まれるとき“Ｆ”　ｘに
セットされる。４個の高位ビットはインバウンドフレー
ム比較バッファ書込ポインタレジスタ１０４に記憶され
、このポインタのとット１−３かヘッダバッファ９４と
比較バッファ９６内の１個の特定のセグメントのアドレ
スづけに用いられる。レジスタ１０４内のインバウンド
フレーム比較書込ポインタは、状態マシン回路６２がマ
イクロコードを中断して次のセグメントに移ろうとする
ときのイベントターミネータの結果として増分される。

レジスタ１０４内のインバウンドフレーム比較バッファ
書込ポインタはレジスタ１２０内のインバウンドフレー
ム比較バッファ読取ポインタと共にヘッダバッファ５４
と比較バッファ９６の状態を決定するために用いられる
。マイクロコードがアレイ９４と９６のエントリを読取
って処理するとき、次のセグメントに移る場合にレジス
タ１００内のインバウンドフレーム比較バッファ読取ア
ドレスを移す。インバンド比較バッファ読取ポインタ１
２０はバッファアレイ９４と９６の充填塵を決定するた
めに設けられる。レジスタ１００と１２０はチャンネル
プロセッサ３２により増分される。レジスタ１０４内の
インバウンドフレーム比較バッファ書込ポインタが比較
器１２１によりレジスタ１２０内のインバウンドフレー
ム比較バッファ読取ポインタに等しいと決定されると、
アレイ９４と９６は空であり、マイクロコードを持つワ
ークはない。インバウンドフレーム比較バッファ書込ポ
インタ１０４とインバウンドフレーム比較バッファ読取
ポインタ（ビットＯ）の高位ビットは比較器１２１によ
り、完全に充填したアレイと完全に空のアレイとの間の
差の計算に用いられる。通常の動作ではレジスタ１２０
内のインバウンドフレーム比較バッファ読取ポインタは
常にレジスタ１００内のインバウンドフレーム比較バッ
ファ読取ポインタに等しい。

１００内のアドレスが移ると、そのハードウェアが１２
０内のポインタも移される。マイクロコードかヘッダバ
ッファ９４と比較バッファ９６を空にし、それらの内容
を捨てようとするときにはレジスタ１００内のインバウ
ンドフレーム比較バッファ読取アドレスとレジスタ１２
０内のインバウンドフレーム比較バッファ読取アドレス
をインバウンドフレーム比較バッファ書込ポインタレジ
スタ１０４内の値にセットしうる。

ヘッダバッファ９４と比較バッファ９６には８セグメン
トがあるからインバウンドリンク１８Ａにおける最後の
８イベントのトレースが可能である。マイクロコードが
これらアレイをログ処理するとき、現在のセグメントを
読取りそしてレジスタ１００内の読取アドレスを次のセ
グメントの読取のために減分する。マイクロコードはレ
ジスタ１００内の読取アドレスを減分しつづけそして８
セグメントのすべてがログされてしまうまでアレイ９４
と９６を読取る。このログ中にレジスタ１２０の読取ポ
インタはアレイ９４と９６の充填塵を決定するために用
いられるのであるからその元の値のままとされていなけ
ればならない。マイクロコードが８個のセグメントのす
べてをログした後に、レジスタ１００内の読取アドレス
をレジスタ１２０内の読取ポインタに等しくするために
レジスタ１００内の読取アドレスを更に８回減分するた
めに応答可能となる。またマイクロコードはログ中のア
レイ９４と９６の充填塵を決定するためにレジスタ１０
４内のインバウンドフレーム比較バッファ書込ポインタ
とレジスタ１２０内のインバウンドフレーム比較レジス
タ読取ポインタの値をターミナル１０７を介して読取る
ことができる。この機能は、状態マシン回路６２がログ
中動作しうるようにされるから重要である。

ヘッダバッファ９４のデータ入力は第５図のインターフ
ェースホールド３、レジスタ９２と第８図について説明
する合計バイト（ｓｕｍｍａｒｙ　ｂｙｔｅ）レジスタ
１５２の出力である。比較バッファ９４へのデータ入力
は第７Ｂ図の比較レジスタ０１１６と第８図の比較レジ
スタ１１５４である。

ヘッダバッファ９４と比較バッファ９６からのデータ出
力は、チャンネルプロセッサ５２にデータを与える出力
端１０６に与えられる。値“ＦＦ“Ｘは出力端１０６を
介して比較バッファ９６の読取中にチャンネルプロセッ
サ５２に入れられる。

この機能は第６Ａ、６Ｂ図を参照して説明する。

前述のように、ヘッダバッファ９４と比較バッファ９６
のビット０−２はそれらおよびそれらの読取／書込アド
レスのエラーのチェック用に用いられる。アレイ９４と
９６が読取られるとき、これらビットは夫々比較器１０
８と１０９により対応する読取アドレスビット、と比較
される。これらビットが一致しない（ｍｉｓｃｏａ＋ｐ
ａｒｅ）　Ｌ、ないとすると、アレイのエラーが検出さ
れる。ヘッダバッフ７ビットＯと１はレジスタ１０２内
のヘッダバッファ書込ポインタビット２と３から書込ま
れ、それらが比較器１０８によりヘッダバッファ読取ポ
インタビット２と３と比較される。比較バッファビット
Ｏと１は比較バッファ書込ポインタビット２と３から書
込まれ、これらが比較器１０９により比較バッファ読取
ポインタビット２と３と比較される。アレイのログ中に
はこのチェックは禁止され、すべてのアレイビットが記
憶される。比較バッファビットはレジスタ１００のイン
フレーム比較バッファ読取アドレスビットではなくレジ
スタ１２０のインバウンドフレーム比較バッファ読取ポ
インタインバータと比較されることは重要である。この
特徴は、レジスタ１２０と１００の比較読取ポインタと
比較読取アドレスが通常の動作中等しいことをチェック
するものである。アレイ９４と９６のビット２はデータ
パリティとアドレスパリティ　（図示せず）のＥＯＲで
ある。ヘッダバッファビット２入力はデータと、インバ
ウンドフレームヘッダバッファ書込ポインタおよびイン
バウンドフレーム比較バッファ書込ポインタのパリティ
のＦＯＲであり、ビット２出力はインバウンドフレーム
ヘッダバッファ読取ポインタとインバウンドフレーム比
較バッファ読取アドレスのパリティ（図示せず）でＦＯ
Ｒをとらえてデータパリティの予測を行う。比較バッフ
ァビット２入力はデータとインバウンドフレーム比較バ
ッファ書込ポインタのパリティのＦＯＲであり、ビット
２出力はインバウンドフレーム比較バッファ読取アドレ
スパリティ　（図示せず）でＥＯＲをとられてデータパ
リティの予１（１１Ｊを行う。レジスタ１０４と１００
のセグメントポインタは高位循環ビットを含むから、ア
レイパリティはこれらアレイの通過ごとに反転する。こ
の特徴は、マイクロコードが状態マシン回路６２により
予め書込まれていないセグメントまたはエレメントを読
取ろうとするときを検出する。

第７Ａ、７Ｂ図はインバウンドフレームエクスペクト／
マスクバッファ１００を含む回路７０の比較ハードウェ
アブロック図を示すものである。

比較回路７０はインバウンドフレームのはじめの１５バ
イトとフレーム合計バイトの内容を比較する。回路７０
は、フレームの受信がマイクロコードにとって夫々のヘ
ッダ文字をすべてのフレームについてテストするには早
すぎるときの読取動作中にもっともを用である。回路７
０はインバウンドフレームエクスペクト／マスクバッフ
ァ１１０と、アドレスポインタの記憶用のインバウンド
フレームエクスペクト／マスクバッファポインタ１１２
と、比較レジスタ０、ポインタ１１４と、比較レジスタ
０１１６と、ＯＲ回路１２８とＡＮＤ回路１３０で構成
される、後述するマスク可能なバイト幅の比較器と、を
含む。

エクスペクト／マスクバッファ１１０はビット書込能力
を有する１６Ｘ２０ビットシングルポートアレイである
。このアレイのビット２−９および１２−１９はデータ
用であり、ビット０，１１０．１１はエラーチェック用
である。チャンネルプロセッサ５２のマイクロコードは
入力端１２０を介してエクスペクト／マスクバッファ１
１０をロードしそして端子１２１を介してアドレスをエ
クスペクト／マスクバッファポインタレジスタ１１２に
供給する。エクスペクト／マスクバッファポインタビッ
ト１−４はアレイ１１０の１６個のエレメントの内の１
個をアドレスづけしそしてビットＯはビット書込選択と
して用いられる。ビット０が０であればビット０−９は
エクスペクトピットとしてアレイ１１０に書込まれ、ビ
ット０が１であればビット１０−１９がマスクビットと
してアレイ１１０に書込まれる。夫々のマイクロコード
ロード動作は２サイクルで行われ、このロード動作はｆ
ｆ１ｉ［しうる。エクスペクト／マスクバッファ１１０
はシングルポートアレイであるからマイクロコードはア
レイ１１０のアクセス時には状態マシン回路６２に対し
優先権を有する。

状態マシン回路６２とマイクロコードが同時にアレイ１
１０をアドレスづけしているときは後述する第６Ａ、６
Ｂ図の比較無効／ヘードウエアが比較バイトの有効性の
トラックを保持するために用いられる。

エクスペクト／マスクバッファ１１０はフレームが受信
されているときに状態マシン回路６２により読取られる
。フレームデリミタのスタートが検出されると、エクス
ペクトマスクバッファポインタビット１−４がＯからセ
ットされそして比較レジスタ０１１６の、８個のビット
のすべてがリセットされる。このアドレスのアレイエレ
メントはエクスペクト母線レジスタ１２４とマスク母線
レジスタ１２６に読込まれる。このサイクルにおいて、
エクスペクトマスクバッファポインタビット１−３は比
較レジスタ０ポインタレジスタ１１４にロードされる。

このポインタはどのビットをセットすべきかを決定する
ための制御レジスタ０レジスタ１１６へのインデックス
として用いられる。２個のフレームバイトについての比
較結果は制御レジスタ０１１６の夫々のビットに記録さ
れるから、エクスペクト／マスクバッファポインタの３
個のビットをレジスタ１１４の比較レジスタ０ポインタ
にロードするだけでよい。フレームバイトＯと１につい
ての比較結果は比較レジスタＯのビットＯにａ−ドされ
、バイト２と３の結果は比較レジスタＯのビット１にロ
ードされ、そして以下同様である。次のサイクルにおい
て、ＥＯＲ回路１２８とＡＮＤ回路１３０はエクスペク
トバスレジスタ１２４、マスクバス１２６、インバウン
ドフレームホールド２のレジスタ９０（第５図）および
制御レジスタ０のポインタ１１４からのデータを処理し
て制御レジスタ０１１６内の適正なビットのセツティン
グを決定する。エクスペクト／マスクバッファ１１０の
エクスペクト部分のパリティはフレーム自体と同じであ
り、マスク部分内の１は、対応するフレームビットがエ
クスペクトビットと比較されるべきことを示す。フレー
ムデータバイトのすべてのビットをマスクされたエクス
ペクトピットと比較するときは制御レジスタ０１１６ビ
ット内の対応するビットがリセットしたままとされ、そ
してビットの不一致があればその対応するビットがオン
とされる。この比較とビット選択は８ウエイ（ｗａｙ　
）ＯＲゲート１３２とビットセレクタ１３４により行な
われる。フレームバイトが入ると、レジスタ１１２内の
エクスペクト／マスクバッファポインタが増分され、比
較プロセスは前述のようにハードウェアによりバイブラ
イン化される。フレームデリミタのエンドが検出される
と、あるいはフレームヘッダのエンドとなっていると、
レジスタ１１２のエクスペクト／マスクバッファポイン
タが′Ｆ″Ｘとされる。このアドレスのエクスペクト／
マスクバッファエレメントは第８図について述べる合計
バイト１５２についての比較パラメータを含む。合計バ
イトが第６図のヘッダバッファ９４に書込まれていると
きにそれが回路１２８と１３０によりエクスペクトバス
レジスタ１２４とマスクバスレジスタ１２６に対し比較
される。

エクスペクト／マスクバッファ１１０用のエラー検出は
夫々のエレメントについて４個のパリティビットからな
る。ビット０と１はビット１０と１１と同じインプリメ
ンテーション（Ｉａ＋ｐｌｅｏ＋ｅｎ−ｔａＬｌｏｎ）
を有する。ビット０へのアレイ入力はデータパリティと
偶数番のデータビットと、エクスペクト／マスクバッフ
ァポインタパリティのＦＯＲであり、ビット１はデータ
パリティと奇数番データビットのＥＯＲである。エクス
ペクト／マスクバッファ１１０が読まれるとき、これら
ビットは正しいパリティについてチェックされ、データ
パリティが予測される。このチェックはアドレスづけの
エラーと複数の隣接ビットアレイのエラーの検出に用い
られる。

比較レジスタ０エラー検出はパリティ予測を用いる。比
較レジスタ０レジスタ１１６が０にセットされると、パ
リティビットは１にセットされる。

フィルムが入るとこのパリティビットはバイトの不一致
があればその補数とされる。この補数処理は比較レジス
タ０のビットかすでに１であるときには楚止される。

第７Ａ、７Ｂ図の回路は、２つの部分に分（うられるイ
ンフレーム制御レジスタ１７２を含むデータフレーム認
識回路１７０を含む。その第１の部分はチャンネルプロ
セッサ５２によりＸカウント値がロードされ、第２部分
には同じ（Ｙカウントがロードされる。Ｘカウントはデ
ータフレーム内のヘッダバイトの数を表わし、Ｙカウン
トはデータフレームの全ヘッダの長さを表わす。従って
、データフレーム認識回路１７０はヘッダバイトの数が
異なり、ヘッダ長が異なる種々のデータフレームを検出
するために使用できる。例えばあるデータフレームのヘ
ッダはヘッダバイトのみを有し、その場合にはＸおよび
Ｙカウントは等しい。他のデータフレームのヘッダはヘ
ッダバイトと他のパラメータを含む他のバイトを有する
ことができる。

この場合にはＸカウントはＹカウントより小さくなり、
その差はヘッダ内の他のバイトの数である。

インフレームバイトカウンタ１７４が含まれており、こ
れは受信したフレームバイトの数をカウントする。１つ
のフレームが入ると、状態マシン回路６２がヘッダバイ
トを前述のようにエクスペクト／マスクバッファ１１０
を比較する。比較器１７６と１７８は夫々バイトカウン
タ１７４のカウントをＸカウントおよびＹカウントと比
較する。

すべてのヘッダバイトがＸカウントおよび８ウ工イＯＲ
反転ゲート１８０によりきまる合計バイトのビット０と
２−７により特定されるバイトまで比較されると、フレ
ームヘッダは比較テストに合格したことによりなり、こ
のフレームはデータフレームとなる。受信したデータバ
イトの数がＹカウントに等しいときは全ヘッダが受信さ
れたことにより、状態マシン回路６２はヘッダバッファ
９４のローディングを停止する。ＣＲＣを除く残りのデ
ータ文字はＩ１０データであり、これらはエラーの検出
がない（後述するように合計バイトビット２が０）とき
データバッファ２６に状態マシン回路６２によってロー
ドされる。比較器１７６の出力はラッチ１８２にラッチ
され、このラッチの出力がＡＮＤゲート１８４によりＯ
Ｒゲート１８０の出力とＡＮＤ処理されてＸカウンタ比
較ラッチ１８６によりラッチされる。ＡＮＤゲート１８
４の出力はＯＲゲート１８８によりラッチ１８６の出力
とＯＲ処理され、ゲート１８８の出力はＡＮＤゲート１
９２によりＹカウントラッチ１９０の出力とＡＮＤ処理
される。ＡＮＤゲート１９２の出力は１９４におけるＬ
ＯＡＤＤＡＴＡ　　ＢＵＦＦＥＲ信号であり、これは状
態マシン回路６２にデータバッファ２６へのＩ１０デー
タのロードを指示する。回路１７０においてＬＯＡＤ　
　ＤＡＴＡ　　ＲＵＦＦＥＲ信号はＸカウントとＹカウ
ントが終るまでそしてＸカウントの最終バイトにおいて
ＯＲゲート１８０から一致比較信号があった場合にのみ
人らない。そのフレームが比較テストに合格しない場合
にはそのフレームは制御フレームとして処理され、そし
て状態マシン回路６２はへラダバッフ７９４にＣＲＣ文
字を除くすべてのデータ文字をロードする。１５デ一タ
文字以上があれば残りの文字は捨てられモしてＭＡＸ２
インジケータが後述するようにセットされる。

Ｘカウントの後Ｙカウントまでのフレームヘッダバイト
はエクスペクト／マスクバッファ１００の値と比較され
てチャンネルプロセッサ５２により処理されるべきＸカ
ウントからＹカウントまでのバイト内のパラメータのみ
を検出する。

このフレーム内であってヘッダのエンド後にＹカウント
によりエラーが検出されるか、あるいはフレームデリミ
タのエンドがアドレス“Ｆ”　ｘにおけるエクスペクト
／マスクバッファ１１０の値と比較しないならば、ヘッ
ダバイト９４と比較バッファ９６のエントリがなされ、
セグメント書込ポインタ１０２が増分される。後述する
合計バイトビット３はセットされてＹカウントとなった
後にエラーまたは比較不一致が生じたことおよび前のエ
ントリが同一フィルムについてのものであることを示す
。

ある種のデータフレーム構造ではデータフレームヘッダ
バイトの１つに送られてそのフレームがデータフレーム
であることを示す。その場合にはＤＭＡＳＫレジスタ１
９５が回路１７０に設けられて８ウ工イＯＲ反転ゲート
１９８により第５図のホールド２レジスタ９０からのバ
イトとの比較のために２Ｘ８ＡＮＤゲート１９６によっ
てエクスペクト／マスクバッファのエクスペクト部分を
マスクするために用いられる。この比較がＸ番目のバイ
トであることがＡＮＤゲート２００により決定されると
、１つのデータフレームが検出されたことになる。１つ
のデータフレームの検出により、２０２のＤＡＴＡ　　
ＣＯＭＰＡＲＥＤ信号がオンとなりＹカウントにより決
定されるヘッダのエンドでヘッダバッファ９４と比較バ
ッファ９６が前述したように増分される。前述したよう
にＹカウント前のヘッダバイトの比較不一致は１０２内
のセグメント書込ポインタをしてヘッダバッファ９４と
比較バッファ９６を増加させる。

第５図の状態マシンが制御レジスタ６４をロードした後
にそれは連続シーケンスビットをテストする。このビッ
トがオンであれば第５図の状態マシンは直ちにＩＤＬ３
状態とＣ８状態との間を切換えることによりそのシーケ
ンスを発生する。この連続シーケンスビットがオフであ
れば第５図の状態マシンはアベンド（ａｐｐｅｎｄ）デ
ータビットをテストする。このビットはアベンドデータ
機能を制御するだけでなく前述のようにフレーム伝送を
進めうるようにするためにどの歩調合せ（ｐａｃｉｎｇ
）要求に適合すべきかを決定する。アベンドデータビッ
トがオンであれば第５図の状態マシンは第２図のトラン
スファ回路５０内のカウンタをテストしてフレーム伝送
を開始するに充分なデータが局部バッファにあるかどう
かを決定する。このトランスファ回路５０は本発明によ
るものではないのでこれ以上の説明は行わない。

データ歩調合せ（ｄａｔａ　ｐａｃｉｎｇ　）とデータ
の適用性についての要件が満足されてしまうと、第５図
の状態マシンは５ＯＦ１とＳＯＦ２の状態を通して進み
、そこでそれが制御レジスタ６４内のフレームデリミタ
タイプビットのスタートにより特定されるフレームデリ
ミタの適正なスタートを発生させる。ポインタレジスタ
６６内のポインタは０にセットされそして第１ヘツダバ
イトかヘッダバッファ６０から読出される。第５図の状
態マシンは制御レジスタ６４のヘッダカウントビットに
よりきまる数のヘッダバイトを送信しつつＨＲＤ状態に
進む。

ヘッダの送信後に第５図の状態マシンはＤＡＴＡ状態ま
たはＣＲＣ１状態に進むべきかどうかを決定するために
アベンドデータビットを再びテストする。ＣＲＣｌおよ
びＣＲＣ２状態において、第５図の状態マシンは循環２
バイトを送信する。

比較無効レジスタ１６０のエラー検出はパリティビット
を用いる。このビットは比較無効レジスタ１６０が“Ｆ
Ｆ”ｘにセットされるときに１にセットされる。ハード
ウェアが比較無効ビットをリセットしようとする度に、
パリティビットが１にリセットされるべきときに補数と
される。このように、比較無効レジスタ１６０全体のパ
リティとそのパリティインビットは常に奇数である。

第８図は第３図の状態マシン回路６２のブロック図であ
る。

状態マシン回路５２は状態マシン１４０を含み、１状態
に１ビットを有する１１ビット状態レジスタ１４２を含
む。チエッカ（図示せず）が１ビットのみが状態レジス
タ１４２においてエラー検出のためにオンとなることを
チェックするために用いられる。状態マシン１４０はイ
ンバウンドフレームバイトカウンタ１４６（これはｔＪ
５７　Ｂ図のカウンタ１７４と同じでよい）と、インバ
ウンドフレーム制御レジスタ１４８と、連続シーケンス
カウンタ１５０とを含む。状態マシン１４０はまた合計
バイトレジスタ１５２と別の比較バイト１５４の記憶用
の比較レジスタ１１５４と、インターフェース制御チェ
ックレジスタ１５６とを制御する。

次のイベント終了条件が状態マシン１４０により検出さ
れる。すなわち、５ｔａｒｔ　ｏｆ’　ＦｒａＩＩｅデ
リミタが入った。Ｅｎｄ　ｏｆ’　Ｆｒａｍｅデリミタ
が入った。

Ａｂｏｒｔデリミタが入った。一対の遊び文字が入った
。連続する８対の連続シーケンスが入った。最大イベ：
／）　（ＭＡＸ　　ＥＶＥＮＴ　　ＲＡＣＯＧＮＩＺＥ
Ｄ）条件が入った。あるいはＬｏｓｓ　ｏｆ　Ｓｙｒ＋
ｃ条件が検出された。というのがそれである。合計バイ
ト、代替比較（ａｌｔｅｒｎａｔｅ　Ｃｏｍｐａｒｅ　
）バイトおよびインタフェイス制御チェックバイト用の
ビットおよびそれらの定義は次の通りである。

合計バイトの定義（アドレス“Ｆ″Ｘ）ビットＯ５ｔａ
ｒｔ　ｏｆ’　Ｆｒａｍｅデリミタのタイプ。

０　＝　Ｐａ５ｓｉｖｅ １　−Ｃｏｎｎｅｃｔ ビットＩ　　Ｅｎｄ　ｏｆ　Ｆｒａｍｅデリミタのタイ
プ。

０−　Ｐａ５ｓｉｖｅ １−Ｄｉｓｃｏｎｎｅｃｔ ビット２　　ＡｌｔｅｒｎａｔＣＩＣＯａ＋ｐａｒｅ　
　：このビットがオフのときＩＦＣＢ９６　（アドレス “１０”Ｘ）はフレーム比較情報を 含む。

このＩ　ＰＣＢはこのエントリ用に ＣＲ１１５４０書込まれた。この ビットがオンのときＩ　ＦＣＢ９６は リンク１８Ａにおけるエラーイベン トを記述する情報を含む。この場合、 ＩＦＣＢ９６はＣＲ１１５４から書 込まれたＩ　ＦＣＢ９６のビット７は 常にオンである。

ビット３　　Ａｆｔｅｒ　ＥＯＨ（Ｅｎｄ　ｏｆ’　Ｈ
ｅａｄｅｒ）　：このビットはＲＥＡＤデータトランス
ファ 動作中にのみ用いられる。これがオ ンのときそれはヘッダカウントとな った後にフレーム内で検出される条 件を示す。この第１のケースは Ｆ　Ｅ　ＯＦ　（Ｅｎｄ　ｏｆ’　Ｆｒａｍｅ）デリミ
タの比較不一致である。ＥＯＦ用の Ｅｘｐｅｃｔ／Ｍａｓｋ条件が満足されなかったとする
と、合計バイトのビット１ （アドレス“Ｆ″Ｘ）は受信したデ リミタのタイプを示すことになる。

第２の場合は合計バイトビット２ （Ａｌｔｅｒｎａｔｅ　Ｃｏｌｌ１ｐａｒｅ　）がオン
となると生じる。この場合、ＩＦＣＢ ９６は合計バイトビット２のもとで 記述されるエラー情報を含む。これ ら２つの場合は別々にいずれか一方 が生じることも、−緒に生じること もある。

ビット４−７　　Ｒｅａｄｅｒ　Ｌｅｎｇｔｈ　　：こ
れらビットは、合計バイト２　（ＡＪｔｅｒｎａｔｅＣ
ｏｍｐａｒｅ　）がオンでありＩＦＣＢ９６のビット４
（後述する ５ＥＱＣＫ、ＵＫ！たｌ、；１ｃＶ）もオンとならない
限り（ＵＮＬＥＳＳ） フレームヘッダの長さまたは全フレ ーム内の情報バイトの数（１−１５） を示す。これら２個のビットがオン であると合計バイト４−７は次のよ うにエラーのタイプを記述する。

ビット４　　Ｃｈａｒａｃｔｅｒ　５ｅｑｕｅｎｃｅＣ
ｈｅｃｋ　（ＳＥＱＣＫ）　Ｄｅｔｅｃｔｅｄビット５
　　Ｕｎｄｅｉ’１ｎｅｄ／Ｕｎｕｓｅｄ　ｋＣｈａｒ
ａｃｔｅｒ（ＵＫ）　Ｄｅｔｅｃｔｅｄビット６　　Ｃ
ｏｄｅ　Ｎ１ｏｌａｔｌｏｎ　Ｃｏｕｎｔ（ＣＯ）Ｂｉ
ｔ　Ｏ ビット７　　Ｃｏｄｅ　Ｎ１ｏｌａｔｉｏｎ　Ｃｏｕｎ
ｔ（ＣＵ）Ｉ３ｉｔ　１ （カウント３は３以上の Ｃｏｄｅ　Ｖｉｏｌａｔｉｏｎがこの Ｅｖｅｎｔ内で検出されたこと を示す。） 代替比較バイトの定義（アドレス“１０”Ｘ）（ＣＲＩ
） ビット０−３　　Ｅｒｒｏｒ　Ｃｏｄｅ　：Ｆ−３ＹＮ
ＣＬｏｓｓ　０ＣＣｈａｒａｃｔｅｒ　５ｙｎｃが検出
された。

（Ｉ　ＦＣレジスタ１５６の ビット１参照） Ｅ−ＣＯＮＴＳＥＱ　　Ｃｏｎｔｆｎｕｏｕｓ　５ｅｑ
ｕｅｎｃｅが受信されている。連続す る８対（バックツーバック） のＩｄｌｅ文字および１個の Ｄａｔａ文字は受信されている。

受信したＤａｔａ文字はＩＦＨ ８９４（アドレス′０”Ｘ） のエレメント０に記憶され る。

（Ｉ　ＦＣＣレジスタ１５６ のビット２参照） Ｄ−ＭＡＸＩ　　ＭＡＸ　　ＥＶＥＮＴが検出された。

（Ｉ　ＦＣＣレジスタ１５６ のビット３参照） Ｃ−Ａ　Ｂ　ＯＲＴ　　Ａｂｏｒｔ　Ｅｎｄ　ｏｆ’　
Ｆｒａｍｅデリミタが受信された。

Ｂ−ＳＯＦＴＥＲＭ　　現在のＥＶＥＮＴが５ｔａｒｔ
　ｏｆ’　Ｆｒａｍｅデリミタの受信で終了した。

Ａ−Ｍ　Ｉ　Ｎ　　そのフレームが５ｔａｒｔ　ｏｆ　
ＦｒａＩＩｌｅデリミタとＥｎｄ　ｏｆ’　Ｆｒａ＠ｅ
デリミタの間に０，１または２Ｄａｔａ文字を有した。

９−　ＣＲＣコノ７　レームｔ：Ｂａｄ　ＣＲＣが検出
された。

８−ＭＡＸ２　　データフレームではなく、情報フィー
ルドに１５バイト以上を有す るフレームが受信された。

７−ＺＥＲＯＯ長さのＤａｔａ　Ｆｒａｍｅが受信され
た。

６−ＣＮＴ−０期待されていなかったデータを含むフレ
ームが受信された。

（Ｉ　ＦＣＣレジスタ１５６のビット ６参照） ５−５ＤＢＯＶＲＮ　　データバッファ２６が満杯のと
きデータが受信された （ＩＦＣＣレジスタ１５６のビット ７参照）。

４−ＤＩＢＣＫ　　ｌフレーム内に受信したデータの量
が特定された量より大きかっ た。

０−ＮＵＬＬ　　エラー条件が上記のいずれでもない。

ヒツト４　５ＥＱＣＨＫ、ＵＫ、ＣＶ：Ｃｈａｒａｃｔ
ｅｒ　５ｅｑｕｅｎｃｅ　Ｃｈｅｃｋ。

Ｕｎｄｅｌ’１ｎｅｄ／Ｕｎｕｓｅｄ　Ｋ　Ｃｈａｒａ
ｃｔｅｒまたはＣｏｄｅ　Ｎ１ｏｌａｔｌｏｎが検出さ
れた。このビットがオンのとき合計バイトビ ット４−７が前述のようにエラーを ビット５ ビット６ ビット７ 特定する。

５ｔａｒｔ　ｏｆ　Ｆｒａｍｅ　Ｖａｌｌｄ　：このビ
ットがオフのとき、そのイベントは有効 な５ｔａｒｔ　Ｏｆ’　Ｆｒａｌｅデリミタを有してい
なかった。これがオンのときは、 そのイベントが有効５ｔａｒｔ　ｏｆ’　Ｆｒａａ＋ｅ
デリミタでスタートした。

Ｅｎｄ　ｏｆ　Ｆｒａｍｅ　Ｖａｌｌｄ　：このビット
がオフのとき、そのイベントは有効 Ｅｎｄ　ｏｆ　Ｆｒａｍｅデリミタで終了しなかった。

それがオンのとき、そのイベ ント有効Ｅｎｄ　ｏｆ’　Ｆｒａｍｅデリミタで終了し
た（ＮＯＴ　Ａｂｏｒｔ　）　、　ＲＥＡＤデータトラ
ンスファにおいてこのイベント がＥｎｄ　ｏｆ　ｔｌｅａｄｅｒ時刻にあればこのビッ
トはセットされないことに注意。

このビットは合計バイトとット２が オンのとき常にオンである。（上記 合計バイト２参照） ＩＦＣＣレジスタの定義 ビットＯＬｏｓｓ　ｏ（’　Ｓｉｇｎａｌ　（又はＳｉ
ｇｎａｌ／Ｍｏｄｕｌａｔ１ｏｎ）　　：このビットは
リンク１８Ａ上の信号欠損検出状態に従う。

これはハードウェアによりセットさ れそしてリセットされる。

Ｌｏｓｓ　ｏｆ’　５ｙｎｃ　：このビットは文字同期
論理状態（第４図）に従う。これ はハードウェアによりセットされ、 リセットされるｏ　　（Ａｌｔ、　ＣｒＡｐ。

Ｅｎｃｏｄｅ″Ｆ’　Ｘ参照）。

ビット２　　Ｃｏｎｔｉｎｕｏｕｓ　５ｅｑｕｅｎｃｅ
　：このビットはＣｏｎｔｉｎｕｏｕｓ　５ｅｑｕｅｎ
ｃｅが認識されるとき５Ｍ１４０によりセットっさ れる。これはＣｏｎｔｉｎｕｏｕｓ　５ｅｑｕｅｎｃｅ
が終了するときＩＦＳＭ１４０によ りリセットされる。これはまたチャ ンネルプロセッサ５２によりリセッ トされるｏ　　（（Ａｌｔ、　Ｃｌｌ１ｐ、　Ｅｎｃｏ
ｄｅ“Ｅ”　Ｘ参照）。

ビット１ ビット３　１４ａｘｐＨｍ６５ｉｚｅ　Ｉ　Ｅｒｒｏｒ
　：このビットはＭＡＸＩエラーが認識されると き５Ｍ１４０によりセットされる。

これは条件終了時に５Ｍ１４０によ りリセットされ、そしてまたチャン ネルプロセッサ５２によりリセット される。（Ａｌｔ、　ＣＢ、　Ｅｕｃｏｄｅ　”Ｄ”Ｘ
参照）。

ビット４　　Ｈｅａｄｅｒ　Ｂｕｆ’ｆ’ｅｒ　０ｖｅ
ｒｒｕｎ　　：このビットはＩＦＨＢ９４／ＩＦＣＢ９
６が 満杯であり、他のエントリから試み られる（ＥＶＥＮＴ　ＴＥＩ？ＭＩＮＡＴＯＲ）とき５
ＭＩ４０によりセットされる。

このビットがオンとなるとチャンネ ルプロセッサ５２に対する干渉が生 じる。このビットはチャンネルプロ セッサ５２によりリセットされる。

ビ・ソト５　　Ｍｉｃｒｏｃｏｄｅ　二このビットはチ
ャンネルプロセッサ５２のマイクロコード によりセットされる。このビットが ビット６ ビット７ オンのとき干渉が生じる。このビッ トはチャンネルプロセッサ５２によ りリセットされる。

Ｒｅｑｕｅｓｔ　Ｃｏｕｎｔ　０ｖｅｒｒｕｎ　　：こ
のビットは状態マシン１４０が期待より多 いデータが受信されることを検出す るとき、ハードウェアによりセット される。このビットがオンのときデ ータフレーム２６への付加的データ の書込みが禁止される。このビット はチャンネルプロセッサ５２により リセットされる。　（Ａｌｔ、　Ｃａｐ。

Ｅｎｃｏｄｅ　’　６”Ｘ参照）。

Ｄａｔａ　Ｂｕｌ’ｒｅｒ　２８０ｖｅｒｒｕｎ　：こ
のビットはデータバッファ２６が満杯であ り、ハードウェアがデータリンクか らこのバッファへ更にデータを書込 もうとするときにそのハードウェア によりセットされる。このビットが オンのとき、データバッファ２６へ の付加的データの書込みは禁止され る。（Ａｆｔ、　Ｃａｐ、　Ｅｎｃｏｄｅ　”５”　　
Ｘ参照）。

第９図は第８図の状態マシン１４０についての状態マト
リクラスであり、状態マシン１４０の状態および、それ
への入力により行われる処理（ａｃｔｉｏｎ）を示して
いる。インバウンドフレーム状態マシン回路２４により
検出されるフレームスタート（ｓｔａｒｔ　ｏｆ’　ｆ
ｒａｒＡｅ）デリミタとフレームエンド（ｅｎｄ　ｏｆ
　ｆ’ｒａｍｅ）デリミタはＩＢＭＤｏｃｈｅｔ　Ｎｏ
、　ＰＯ９−８８−０１１のブラウン他によるｒＤｙｎ
ａｓｌｃ　Ｃｏｎｎｅｃｔｉｏｎｓ　Ｊに記載されてい
る０これらデリミタの内検出されるのはコネクトスター
トオブフレーム（ｃｏｎｎｅｃｔ　５ｔａｒｔ　ｏｆ’
　ｆ’ｒａｍｅ）（ＣＳ　ＯＦ）デリミタ、バッシイブ
スタートオブフレーム（ｐａｓｓｉｖｅ　５ｔａｒｔ　
ｏｆ　ｆ’ｒａｍｅ）　　（Ｐ　Ｓ　ＯＦ）デリミタ、
ディスコネクトエンドオブフレーム（ｄｉｓｃｏｎｎｅ
ｃｔ　ｅｎｄ　ｏｆ’　Ｉ’ｒａｍｅ　）　　（Ｄ　Ｅ
　ＯＦ　）デリミタおよびパッシブエンドオブフレーム
（ｐａｓｓｉｖｅ　ｅｎｄ　ｏｒ　ｆ’ｒａｉｅ）　　
（Ｐ　Ｅ　ＯＦ　）デリミタである。回路２４も打切り
（ａｂｏｒｔ　）シーケンスを検出する。第９図の状態
マトリクツステーブルのはじめの７欄は状態マシン１４
０の次の状態および状態マシン１４０が第１欄の状態に
あって且つ各欄の一番上のデータ文字が受信されるとき
に行われる処理を示す。第２欄についてはに文字はスタ
ートオブフレームデリミタの第１文字とディスコネクト
エンドオブフレームデリミタの第２文字と同一であるこ
とがわかる。

第９図の状態マトリクツステーブルについての状態の定
義は次の通りである。

ＩＤＬＥ　　遊び状態。少（とも１個の遊び文字が受信
されている。

ＣＳ　−Ｄ　　Ｃｏｎｔｌｎｕｏｕｓ　５ｅｑｕｅｎｃ
ｅ　Ｄａｔａ状態。１つの遊び文字に続く１つのデータ
文字が受信されている。

Ｃ５ＯＦＩ　　コネクトＳＯＦデリミタの第１文字が受
信されている。

ＳＯＦ２　　コネクトＳＯＦまたはパッシブＳＯＦ文字
に続く文字が受信されている。

ＤＡＴＡ　　ＤＡＴＡ状態。この状態にはＳＯＦ２から
入り、そしてデータ文字が受信されつつある限り維持さ
れる。

ＥＯＦＩ　　ＥＯＦデリミタまたはＡＢＯＲＴシーケン
スの第１文字が受信されている。

ＤＥＯＦ２　　ディスコネクトＥＯＦデリミタの第２文
字が受信されている。

ＰＥＯＦ２　　パッシブＥＯＦデリミタの第１文字が受
信されている。

ＡＥＯＦ２　　ＡＢＯＲＴシーケンスの第１文字が受信
されている。

ＥＯＦ　３　　Ｐａ５ｓｉｖｅ　ＥＯＦシーケンス、Ｄ
ｌｓｃｏｎｎｅｃｔ　　Ｅ　ＯＦシーケンスまたはＡＢ
ＯＲＴＳｅｑｕｅｎｃｅが受信されている。

ＥＲＲＯＲ成るエラー条件後に入る。この状態はシーケ
ンスチェックがセットされないことを除きＥＯＦ３状態
と同一である。これはコードバイオレーションによりシ
ーケンスチェックが誤ってリポートされることを回避さ
せる。ＩＦＳＭはこの状態に対し初期化される。

第９図の状態マトリクツステーブルについての処理エン
トリの定義は次の通りである。

１、　　Ｅｖｅｎｔ　Ｔｅｒｍｉｎａｔｅ　：進行中の
イベントがあればそれを終了する。インジケータの状態
をリポートし適正にそのインジケータをリセットする。

進行中のイベントがなければ処理は行われない。

２、　　Ｓｅｔ　ＳＯＰ　ＴＹＰＥ　：現在の状態に従
って５ＯＰＴＹＰＥインジケータをセットする。ＳＯＰ
　ＴＹＰＥのセツティングは１つのイベントの開始をマ
ークする。

３　、　　Ｓｅｔ　ＥＯＰ　ＴＹＰＥ　ａｎｄ　ＥＯＦ
　ＶＡＬＩＤ　：現在の状態に従ってＥＯＦ　ＴＹＰＥ
インジケータをセットし、ＥＯＰＶＡＬＩＤインジケー
タをセットする。

４　、　　Ｓｅｔ　ＳＯＰ　ＶＡＬＩＤ　：　ＳＯＦ　
ＶＡＬＩＤインジケータをセットする。

５、　　Ｃｈｅｃｋ　Ｃｏｎｔｉｎｕｏｕｓ　５ｅｑｕ
ｅｎｃｅ　：第１０図に限定するＣｈｅｃｋ　Ｃｏｎｔ
ｉｎｕｏｕｓ　５ｅｑｕｅｎｃｅルーチンを実行する。

６、　　Ｒｅ５ｅｔ　Ｃ３Ｃ０ＵＮＴＥＲ，Ｃ３−ＩＮ
−ＰＲＯＧＲＥＳＳ　ａｎｄＣＳ　ＲＥＣＯＧＮＩＺＥ
Ｄ　：　Ｃ８Ｃ０ＵＮＴＥＲおよびその２個の内部イン
ジケータをリセットする。

７、　　　Ｃｏｎｄｌｔｌｏｒ＋ａＩ　　５ｅｑｕｅｎ
ｃｅ　Ｃｈｅｃｋ　：　Ｃ３−ＩＮ−ＰＲＯＧＲＥＳＳ
が、ｔ　ンテＣ８ＲＥＣＯＧＮＩＺＥＤがオフノとき５
ＥＱＵＥＮＣＥ　ＣＨＥＣＫインジケータをセットする
。

８、　　Ｓｅｔ　５ＥＱＵＥＮＣＥ　ＣＨＥＣＫ　　：
　５ＥＱＵＥＮＣＥ　ＣＨＥＣＫインジケータをセット
する。

９、　　　Ｓｅｔ　Ｃ０ＤＥ　ＶＩＯＬＡＴＩＯＮ　：
　Ｃ０ＤＥ　ＶＩＯＬＡＴＩＯＮインジケータをセット
する。

１０、　　Ｓｅｔ　ＵＮＤＥＦＩＮＥＤ　ＫＣＨＡＲ：
　ＬＩＮＤＥＰＩＮＥＤＫＣ１ｌＡＩ？ＡＣＴＩＥＲイ
ンジケータをセットする。

１１　、　　Ｓｅｔ　ＡＢＯＲＴ　：　ＡＢＯＲＴイン
ジケータをセットする。

１２、　　　Ｉｎｃｒｅｍｅｎｔ　ＣＨＡＲＡＣＴＥＲ
Ｃ０ＵＮＴＥＲ：Ｃ８Ｉ？ＥＣ０ＧＮＩＺＥＤインジケ
ータまたはＭＡＸ　ＥＶＥＮＴＲＥＣＯＧＮ　Ｉ　ＺＥ
Ｄインジケータがセットされるとき不動作。これらイン
ジケータの両方がリセットされるならＣＩｌ＾ＲＡＣＴ
ＥＲＣ０ＵＮＴＥＲを増分させそれをその最大値につい
てチェックする。最大となればＭＡＸ１？ＶＥＮＴ　Ｄ
ＥＴＥＣＴＥＤインジケータおよびＭＡＸ　ＥＶＥＮＴ
ＲＥＣＯＧＮ　Ｉ　ＺεＤインジケータをセットし、こ
のイベントを終了する。

１３、　　　Ｒｅ５ｅｔ　ＣＨＡＲＡＣＴＥＲＣ０ＵＮ
ＴＥＲａｎｄ　ＷＡＸＥＶＥＮＴ　ＲＥＣＯＧＮＩＺＥ
Ｄ　：　ＣＨＡＲＡＣＴＥＩ？　Ｃ０ＵＮＴＥＩ？およ
びその内部インジケータをリセットする。

１４　、　　Ｓｅｔ　ＬＯ８：　Ｌｏｓｓ−ＯＦ−８Ｙ
ＮＣインジケータをセットする。

注：　Ｌｏｓｓ−ｏｆ’−８ｙｎｃ条件がリポートされ
ると、ＥＲＲＯＲ状態が維持され、すべてのインジケー
タおよび機能（ｆａｃｔ　Ｉ　Ｉｔｙ）がリセットされ
、Ｌｏｓｓ−ｏｆ−９ｙｎｃ条件が解除されるまで他の
イベントは認識されない。

１５、　　Ｓｅｔ　ＳＯＰ　ＴＥＲＭＩＮＡＴＥ　：　
ＳＯＰ　ＴＥＲＭＩＮＡＴＥインジケータをセットする
。

第１０図は連続シーケンスが検出されるとき第９図の状
態テーブルの処理５により行われるべきルーチンのフロ
ーチャートである。このフローチャートは当業者には自
明であるから説明は省略する。

【図面の簡単な説明】

第１図は遠隔装置とデータ処理チャンネルとこれら両者
間でデータフレームを伝送するためのリンクとを有する
データ処理システムの全体図、第２図は第１図のデータ
リンクからのフレームをデコードするためのインバウン
ドフレーム状態マシン回路を含む、第１図のデータ処理
システムのブロック図、第３図は第２図のインバウンド
フレーム状態マシン回路におけるデータの流れを示すブ
ロック図、第４図は第３図のインバウンドフレーム状態
マシン回路の１０−８デコ一ダ回路のブロック図、第５
図は第３図のインバウンド状態マシン回路の巡回冗長コ
ードチェック回路のブロック図、第６Ａ図および第６Ｂ
図は線ａ−ａにおいて接続されて第３図のインバウンド
フレーム状態マシン回路のバッファ回路のブロック図を
形成するものであり、バッファ回路がインバウンドフレ
ームへツタバッファとインバウンドフレーム比較バッフ
ァを含むことを示す図、第７Ａ図および第７Ｂ図は線ｂ
−ｂで接続されて第３図のインバウンドフレーム状態マ
シン回路の比較回路のブロック図を形成するものであり
、比較回路がインバウンドフレームエクスペクト／マス
クバッファとデータフレーム検出回路を含むことを示す
図、第８図は第３図のインバウンドフレーム状態マシン
回路の状態マシン回路のブロック図、第９Ａ図および第
９Ｂ図は線ｃ−ｃで接続されて第８図の状態マシンの状
態マトリクラスを形成する図、第１０図は第８図の状態
マシンによる連続シーケンスの検出にともなうルーチン
のフローチャートである。

Claims (1)

1. 【特許請求の範囲】 １、データリンクからのフレームをデコードするフレー
   ムデコード装置であって、 上記データリンクに接続されてそれから複数の文字フレ
   ームを受けるためのフレーム入力手段と、上記データリ
   ンクからの１つのフレームについて上記入力手段により
   受け入れられると期待されるフレーム文字の再生内容を
   記憶するための第１部分と、受信されたフレーム文字の
   どのビットが上記第１部分内の対応する期待ビットと比
   較されるべきかを示すマスクを記憶する第２部分とを有
   するエクスペクト／マスクバッファと、 上記第２部分でマスクされた受信フレームの文字をエク
   スペクト／マスクバッファの第１部分における対応する
   期待される文字と比較するための比較手段と、 この比較手段に接続されてその比較の結果を記憶する比
   較レジスタと、 上記フレーム入力手段に接続されて一つのフレームがフ
   レーム入力手段に入りつつあるときそのフレームの文字
   を記憶するための多エントリヘッダバッファと、 上記比較レジスタに接続され、上記ヘッダバッファ内の
   対応するフレームエントリについて上記比較レジスタの
   内容を記憶する多エントリ比較バッファと を備えたフレームデコード装置。 ２、前記入力手段に接続された状態マシンを更に備え、
   この状態マシンは上記フレーム入力手段により受信され
   たフレームを検査して、複数のフレームインジケータを
   与えるための複数の状態を有し、上記フレームが上記状
   態マシンにより検査されるとき上記複数のフレームイン
   ジケータを記憶するための多ビット合計バイトレジスタ
   を備えている請求項１記載のフレームデコード装置。 ３、前記状態マシンは前記フレーム入力手段に入る前記
   フレーム内のエラーをチェックし複数のエラーインジケ
   ータを与える複数の状態を含み、上記フレームが上記状
   態マシンにより検査されるとき上記複数のエラーインジ
   ケータを記憶する多ビット交替比較バイトレジスタを備
   えている請求項２記載のフレームデコード装置。 ４、前記状態マシンは前記フレームが前記入力手段に入
   るとき制御チェックを検出するための複数の状態を含み
   、また、これら制御チェックを記憶するためのインタフ
   ェイス制御チェックレジスタを含んでいる請求項３記載
   のフレームデコード装置。 ５、前記ヘッダバッファのアドレスポートに接続された
   ヘッダバッファポインタ手段を更に含み、前記合計バイ
   トレジスタはその合計バイトが前記フレームが前記入力
   手段に入った後に上記ヘッダバッファの特定のエントリ
   に書込みうるように上記ヘッダバッファのデータポート
   に接続される請求項３記載のフレームデコード装置。 ６、前記比較バッファのアドレスポートに接続された比
   較バッファポインタ手段を更に備え、前記代替比較バイ
   トレジスタはその内容が前記入力手段によるフレーム受
   信後に、上記比較バッファの特定のエントリに書込まれ
   るように上記比較バッファのデータポートに接続される
   請求項５記載のフレームデコード装置。 ７、前記ヘッダバッファの第２アドレスポートに接続さ
   れてその特定のエントリの内容を読取るためのヘッダバ
   ッファ読取ポインタと、 上記ヘッダバッファの内容を読取ることができるように
   上記ヘッダバッファ読取ポインタに接続されたマイクロ
   プロセッサ手段と、 前記状態マシンに接続された入力部と、この状態マシン
   がその内容を読取ることができるように前記比較バッフ
   ァのアドレスポートに接続された出力端とを有する比較
   なふ読取ポインタと、上記ヘッダバッファ読取ポインタ
   と上記比較バッファ読取ポインタの内容とを比較し、上
   記マイクロプロセッサ手段によって読取られていないエ
   ントリが上記ヘッダバッファ及び比較バッファにあるか
   どうかを決定するための比較手段と を更に備えた請求項６記載のフレームデコード装置。 ８、前記フレーム入力手段に接続されたエラーコードチ
   ェック回路を更に含み、このチェック回路は、前記フレ
   ームの内容からエラーコードを計算してそれをこのフレ
   ームに含まれるエラー検出コードと比較する手段及び前
   記状態マシンに接続されて上記計算されたエラーコード
   と記録されたエラーコードとの不整合をリポートする出
   力手段を有する請求項７記載のフレームデコード装置。 ９、前記フレーム入力手段に接続されてそれに入るデー
   タフレームのヘッダ部分のバイトの内、前記比較手段に
   より、データフレームを検出しうるように比較されるバ
   イトを制御するためのデータフレーム認識手段を更に備
   えている請求項１記載のフレームデコード装置。 １０、前記フレーム入力手段に接続されてそれに入るフ
   レームからのデータを記憶するデータバッファ手段と、 前記データフレーム認識手段内にあってデータフレーム
   が認識されるときＬＯＡＤＤＡＴＡＢＵＦＦＥＲ信号を
   発生するＬＯＡＤＤＡＴＡＢＵＦＦＥＲ信号発生手段と
   、 このＬＯＡＤＤＡＴＡＢＵＦＦＥＲ信号発 生手段に接続されて上記データフレームからのデータを
   上記ＬＯＡＤＤＡＴＡＢＵＦＦＥＲ信号に応答して上記
   データバッファにロードするための状態マシン手段と、 を更に備えた請求項９記載のフレームデコード装置。 １１、前記データ認識回路は、 前記フレーム入力手段に入るフレームのヘッダ部分内の
   ヘッダバイトの数に等しい値を含むためのＸカウントレ
   ジスタと、 上記ヘッド部分内のバイトの数に等しい値を含むための
   Ｙカウントレジスタと、 これらＸカウントレジスタ及びＹカウントレジスタに接
   続されて上記フレーム入力手段に入るバイトの数がＸカ
   ウント値と等しくなるまで上記バイトの比較を可能にす
   ると共にそのバイトの数がＸカウント値より大であるか
   、Ｙカウント値より小であるときの上記バイトの比較を
   防止するための比較制御手段と、 を含んでいる請求項１０記載のフレームデコード装置。 １２、前記フレーム入力手段に接続され、そこに入るフ
   レームの内容がデータフレームであるかどうかを決定す
   るために前記エクスペクト／マスクバッファのエクスペ
   クト部分をマスクするためのＤＭＡＳＫレジスタを更に
   備えている請求項１１記載のフレームデコード装置。 １３、夫々のビットが、比較が無効であることを示す第
   １状態と比較が有効であることを示す第２状態とを有す
   る多ビット比較無効レジスタと、前記ヘッダバッファの
   アドレス入力端に接続され、一つのフレームのスタート
   が前記フレーム入力手段により受信されるとき上記ヘッ
   ダバッファのアドレスに対応する１ビットをその第２状
   態にリセットするためのビットデコーダと、 前記比較バッファの読取アドレス入力端に接続され、こ
   の比較バッファの読取アドレスに対応する上記比較無効
   レジスタのビットを、それが上記比較バッファのエント
   リが有効であるか無効であるかを示すように選択するた
   めのビット選択手段と を更に備えた請求項８記載のフレームデコード装置。