JPH0758958B2 - フレームデコード装置 - Google Patents

フレームデコード装置

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JPH0758958B2
JPH0758958B2 JP26828090A JP26828090A JPH0758958B2 JP H0758958 B2 JPH0758958 B2 JP H0758958B2 JP 26828090 A JP26828090 A JP 26828090A JP 26828090 A JP26828090 A JP 26828090A JP H0758958 B2 JPH0758958 B2 JP H0758958B2
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トーマス、アンソニー、グレッグ
キャサリーン、チェ‐ウェン、ファン
マシュー、ジョセフ、カロス
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インターナショナル、ビジネス、マシーンズ、コーポレーション
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は遠隔装置からデータ処理チャンネルへのデータ
メッセージの伝送に関し、更に詳細には、遠隔装置から
データ処理チャンネルへのデータメッセージのフレーム
をデコードするためのフレームデコード装置に関する。
（従来の技術） 周知のようにデータ伝送は遠隔装置からデータ処理チャ
ンネルへとなされ、データメッセージは見出しすなわち
ヘッダ（header）フィールドと後書きすなわちトレーラ
（trailer）フィールドを有するフレーム内で組立てら
れる。メッセージのタイプとデータフレーム内のデータ
内容を決定するためにこのヘッダフィールドを検査し、
そしてフレーム又はメッセージの終了を識別するために
トレーラフィールドを検査するようにした装置は知られ
ている。
米国特許第4203003号明細書には、アウトオブフレーム
（out-of-frame）条件のある間に、各フレーミングクロ
ックパルスの発生によりＮビットまでの比較を可能にす
るフレーム検索制御回路が示されている。この回路は次
の比較のために、次のＮ個の順次的なビットを記憶し、
高速リフレーム（reframe）時間を与える。
米国特許第4611336号明細書には、１つのフレーミング
ビットのスタートから次のフレーミングビットのスター
トまでに、Ｎ個のビットのインターバルをもってデータ
ビットストリーム内に個々のビットとして分布したＭ個
のビットを含むフレーミングパターンシーケンスについ
てのフレームビットシンクロナイザが示されている。こ
のシンクロナイザはカウンタを含み、これらカウンタ
は、受信したビットがフレーミングパターンシーケンス
内の次のビットと同一でないときクリアされ、受信ビッ
トがフレーミングパターンシーケンス内の次のビットと
同一のときに加算を行なうものである。カウントはフレ
ーミングが生じたときを決定するためのしきい値として
用いることができる。
米国特許4651319号明細書には、複数のユーザデータ入
力を１個の直列ディジタル通信チャンネルに多重化し、
次にそのデータを適当なユーザデータ出力としてデコー
ドする必要のあるディジタル通信系において使用するた
めの多重化構成が示されている。
米国特許第4674088号明細書はビットストリームのフレ
ーム指示パターンを検出し、そのような検出がないとき
に同期化スリップを発生させるためのフレーム同期化装
置が示されている。
米国特許第4727558号明細書は、直列ビット内の夫々の
ビットが受信されるとき、その直列ビットストリーム内
の、フレーミングビットパターンのピッチだけ間隔をと
らえた所定数の前のビットがそのフレーミングビットパ
ターンの部分に合致するかどうかを決定するためにスラ
イド比較回路を用いて直列ビットストリーム内に埋め込
みフレームビットパターンを配置することを開示してい
る。
米国特許第4779268号明細書は、各フレームのスタート
を特徴づける同期化情報の同期的に発生する項目を含む
フレーム構造をもつ直列ビットデータ流を有するシステ
ムにおけるフレームデコーディングのための方法および
装置を開示している。論理ANDリンクが次々の検索フレ
ーム内のデータで、その検索フレーム内の１個のビッ
ト、すなわち、同期化ビットのみが論理「１」にセット
されるまで行なわれ、複数の検索フレームについてそれ
に維持される。
（発明が解決しようとする課題） 本発明の主目的はデータリンクを介して伝送されるフレ
ームの開始終了およびそこに含まれるデータ検出するフ
レーム検出装置を提供することである。
本発明の他の目的は、データリンクを介して入ると考え
られる文字を含む第１部分とこれら文字のどのビットを
データリンクからの文字ビットと比較すべきかを指示す
るマスクを有する第２部分を有するエクスペクト（想
定）／マスク（expect/mask）バッファを含むフレーム
検出装置を提供することである。
本発明の他の目的は、夫々の入力すなわちエントリがデ
ータリンクからの文字に対するエクスペクト／マスクバ
ッファエントリの比較結果を含む、複数エントリ比較バ
ッファを提供することである。
本発明の他の目的はデータリンクを介して伝送されるフ
レームの内から多種のデータフレームを検出することの
できるデータフレーム識別回路を提供することである。
（課題を解決するための手段） 本発明はでリンクからフレームをデコードする装置に関
しており、これらフレームはフレーム区切りすなわちデ
リミタ（delimiter）のスタートとフレームデリミタの
エンドにより境界づけられている。この装置はエクスペ
クト／マスクバッファ（expect/mask buffer）を含み、
その第１部分はデータリンクから入るものと予想される
文字を含み、その第２部分は第１部分のどのビットがデ
ータリンクからのデータ文字と比較されるべきかを識別
する。フレームの文字を記憶するための複数入力すなわ
ちエントリヘッダバッファと、このヘッダバッファ内の
文字の、エクスペスト／マスクバッファ内の対応するエ
ントリの第１部分の、そのエントリの第２部分によりマ
スクされるものに対する比較結果を記憶するための複数
エントリ比較バッファも設けられる。データフレーム識
別回路も設けられており、これはデータリンクを介して
伝送される多種のデータフレームを検出するようにプロ
グラムを作ることができる。ヘッダバッファと比較バッ
ファへの記憶は状態マシンにより検出される事象の終了
により停止される。
（実施例） 第１図は本発明に使用しうるデータ処理システム10の全
体図である。このデータ処理システム10はIBMシステム/
370のような計算機12と、データ入力および出力容量を
有する１個以上のチャンネル14を含む。チャンネル14は
データリンク18により装置16に接続される。この実施例
においてはデータリンク18は装置16からチャンネル14へ
の直列データ伝送のための入力導体18Aとチャンネル14
から装置16への直列データ伝送用の出力導体18Bを含
む。装置16は周辺装置、数個の周辺装置を制御する制御
ユニット、またはデータリンク18を多数の制御ユニット
または装置の内のいずれか任意の１個に切換えるための
スイッチ装置である。
第２図は第１図のデータ処理システムのチャンネル14の
ブロック図である。入力導体18Aは非直列化回路（DES）
20に直列データを与えるものであり、この非直列化回路
20の出力端は入力同期化バッファ（SB）22に接続されて
いる。同期化バッファ22はインバウンドフレーム状態マ
シン（inbound frame state machine（IFSM））24に接
続される。同期化バッファ22は非直列化回路20とインバ
ウンドフレーム状態マシン24の間に、データがインバウ
ンドフレーム状態マシン24による処理速度とは異なる速
度で非直列化回路20に入るようにするためのインターフ
ェースを与える。インバウンドフレーム状態マシン24か
らのデータは多ビットデータバス28を介してデータバッ
ファ26に与えられる。出力側ではデータバッファ（DATA
BUF）26からのデータが多ビットデータバス30を介して
アウトバウンドフレーム状態マシン（out-bound frame
state machine）（OFSM）32に伝送される。このマシン3
2の出力端はアウトバウンド同期化バッファ（SB）34に
接続される。アウトバウンド同期化バッファ34からのデ
ータは直列化回路（SER）36に与えられる。回路36の出
力端はデータリンク18の出力導体18Bに接続される。デ
ータバッファ26は双方向状態マシン（BIDI SM）40に接
続される。マシン40はシステム/370マシン12のシステム
バス42とデータバッファ26との間、夫々入力および出力
中間データバス44と46によるデータ転送を制御する。
第３図は第２図のインバウンドフレーム状態マシン24を
通じてのデータ流を示す図である。第２図のインバウン
ド同期化バッファ22からのデータは10−８デコーダ60に
入力され、そこでデコードされ、コードバイオレーショ
ン（codeviolations）についてチエックされる。この10
−８デコーダ回路60は米国特許第4486739号明細書に示
されるコード化ルールに従ってデータ文字をデコードす
る。デコーダ回路60からのデータは状態マシン62、文字
同期化回路64および巡回冗長コードチエック回路66に入
力される。文字同期化検出回路64と巡回冗長コードチエ
ック回路66の出力端は状態マシン62に接続される。状態
マシン62の出力は、夫々17バイトの８セグメントに分割
されたインバウンドフレームヘッダバッファとインバウ
ンドフレーム比較バッファ回路68を制御する。夫々２バ
イトの16セグメントを有するインバウンドフレームエク
スペクト／マスクバッファ回路70を後述するように期待
値に対しインバウンドフレームを比較するためのもので
ある。状態マシン62は合計バイトレジスタ、比較結果に
用いられる比較レジスタ０、エラー指示のための比較レ
ジスタ１、他のエラー指示のためのインタフェイス制御
チエックレジスタ、を含む複数の制御レジスタを含んで
いる。
第３図のブロックの夫々にはそれら個々の回路のブロッ
ク図を示す図の番号を付してある。
第４図は第３図の10−８デコーダ回路60の詳細である。
デコーダ回路60はデコーダ部74を有する。このデコーダ
部74は10ビットリンク文字を８データビットと１個のＫ
ビットに変換する。これら８データビットはデータ回路
75に出力され、このＫビットはその文字が前記米国特許
明細書に示されるように特殊な、すなわちＫ文字である
かどうかを示すものである。１個のＫ文字はデータリン
ク18を同期させておくための遊び文字として用いられ
る。デコーダ回路60はまたデータ文字のディスパリティ
（disparity）エラーと違法コードポイントを検出する
ためのコードバイオレーション検出回路76を含んでい
る。ディスパリティエラーについては上記米国特許明細
書に詳細に説明されている。違法コードポイントは上記
米国特許明細書のコード化ルールに従わず、違法と考え
られるデータ文字である。同じくデコーダ回路60には、
論理およびラッチ回路84に接続されるＭカウンタ78とＮ
カウンタ80を有する文字同期化検出部を含んでいる。Ｍ
カウンタ78は２ビットカウンタであってコードバイオレ
ーションの数をカウントする。Ｎカウンタは４ビットカ
ウンタであって合法（good）文字または遊び（idle）文
字をカウントする。同様の文字同期化検出回路はIBMテ
クニカルディスクロージャブレティンの第28巻第12号
（1986年５月）ページ12の「文字同期化方法」に示され
ている。ラッチ82は状態マシン回路62に同期ずれ認識す
なわちインジケータを与える。
第５図は第３図の巡回冗長コードチエック回路66のブロ
ック図である。回路66はＸ＊＊15＋Ｘ＊＊12＋Ｘ＊＊５
＋１ の形の多項式でデータバイトを割ることにより２バイト
巡回冗長コードをチエックする。
CRC0レジスタ84とCRC1レジスタ86は１つのフレームの開
始により状態マシン回路62によって初期化される。フレ
ームデータバイトが入ると、これらは排他的論理和ツリ
ー（EORツリー）88によりCRCレジスタ84と86の内容で排
他的論理和（EOR）処理される。フレームの最後の２デ
ータバイトは２個の巡回冗長コードチエックバイトであ
って、そのフレームのデータバイトから予め発生されて
そのフレームと共に伝送されるべく記憶されている。こ
れら最後の２バイト（EORツリー88を通るフレームデリ
ミタ）（frame delimiter）（後述する）の終りの第１
文字が入ると、CRCレジスタ84と86の内容は、そのフレ
ーム内に含まれるCRCバイトが正しければ“FFFF"xであ
るべきである。
インターフェースホールド２レジスタ（interface hold
2 register）90とインターフェースホールド３レジス
タ（interface hold 3 register）92は、後述するよう
に第２図のデータバッファ26またはインバウンドフレー
ムヘッダバッファに記憶される前にフレームデータを２
バイトだけ遅延させるために用いられる。状態マシン回
路62はデータがデコーダ回路66を出てフレームの終了を
検出するに適した遅延を与えるときそのデータを検査し
ているから、この遅延は巡回冗長コードチエックバイト
がアレイに記憶されないようにする。
第6A、6B図にインバウンドフレームフレームヘッダバッ
ファおよびインバウンドフレーム比較バッファ回路68を
示す。回路68はインバウンドフレームヘッダバッファ94
とインバウンドフレーム比較バッファ96を含む。ヘッダ
バッファ94はフレームまたはフレームヘッダおよび要約
情報を記憶するための128×11ビットデュアルポートア
レイである。比較バッファ96はヘッダ比較結果またはリ
ンクエラー情報を記憶するための８×11デュアルポート
アレイである。アレイ94と96において、ビット０−２は
チエック用でありビット３−10は８個のデータビットで
ある。ヘッダバッファ94と比較バッファ96は、循環動作
し、状態マシン回路62がこれらアレイを書込みそしてチ
ャンネルプロセッサ52のマイクロコードがこれらアレイ
を読取る。アレイ94と96は論理的には８セグメントに分
割されている。夫々のヘッダバッファセグメントは16バ
イトであり、夫々の比較バッファセグメントは１バイト
である。イベントターミネータ（event terminator）
（後述する）はアレイ94と96の１セグメントを占める。
ヘッダバッファ94と比較バッファ96はアドレスレジスタ
を共用する。これらアレイの読取用のポインタはチャン
ネルプロセッサ52のマイクロコードによってのみ制御さ
れ、そして２つの部分に分けられている。４個の下位ビ
ットはインバウンドフレームヘッダバッファ読取ポイン
タ98に入れられてヘッダバッファセグメント内の16エレ
メントの内の１個をアドレスするために用いられる。マ
イクロコードにより与えられるこのアドレスの高位ビッ
トは読取にヘッダバッファ94または比較バッファ96のい
ずれかを選ぶために用いられる。この高位ビットが活性
状態にあれば比較バッファ96が選ばれる。４個の高位ビ
ットがインバウンドフレーム比較バッファ読取アドレス
レジスタ100に記憶され、ビット１−３がヘッダバッフ
ァ94と比較バッファ96内の１個の特定のセグメントのア
ドレスに用いられる。レジスタ100内のインバウンドフ
レーム比較バッファ読取アドレスはマイクロコードが１
つの新しいセグメントに移るときそのマイクロコードに
より増分される。
ヘッダバッファ94と比較バッファ96への書込みに用いら
れるポインタは状態マシン回路62のハードウエアによっ
てのみ制御される。このポインタも２つの部分に分けら
れる。下位ビットはインフレームヘッダバッファ書込ポ
インタレジスタ102に記憶されて１つのヘッダバッファ
セグメント内の16エレメントの１個のアドレスづけに用
いられる。レジスタ102内のインバウンドフレームヘッ
ダバッファ書込ポインタはフレーム受信のはじめに０に
セットされ、フレーム情報バイトが記憶されるときに増
分される。この書込ポインタはフレーム合計バイトが後
述するように書込まれるとき“F"xにセットされる。４
個の高位ビットはインバウンドフレーム比較バッファ書
込ポインタレジスタ104に記憶され、このポインタのビ
ット１−３がヘッダバッファ94と比較バッファ96内の１
個の特定のセグメントのアドレスづけに用いられる。レ
ジスタ104内のインバウンドフレーム比較書込ポインタ
は、状態マシン回路62がマイクロコードを中断して次の
セグメントに移ろうとするときのイベントターミネータ
の結果として増分される。
レジスタ104内のインバウンドフレーム比較バッファ書
込ポインタはレジスタ120内のインバウンドフレーム比
較バッファ読取ポインタと共にヘッダバッファ54と比較
バッファ96の状態を決定するために用いられる。マイク
ロコードがアレイ94と96にエントリを読取って処理する
とき、次のセグメントに移る場合にレジスタ100内のイ
ンバウンドフレーム比較バッファ読取アドレスを移す。
インバンド比較バッファ読取ポインタ120はバッファア
レイ94と96の充填度を決定するために設けられる。レジ
スタ100と120はチャンネルプロセッサ32により増分され
る。レジスタ104内のインバウンドフレーム比較バッフ
ァ書込ポインタが比較器121によりレジスタ120内のイン
バウンドフレーム比較バッファ読取ポインタに等しいと
決定されると、アレイ94と96は空であり、マイクロコー
ドを持つワークはない。インバウンドフレーム比較バッ
ファ書込ポインタ104とインバウンドフレーム比較バッ
ファ読取ポインタ（ビット０）の高位ビットは比較器12
1により、完全に充填したアレイと完全に空のアレイと
の間の差の計算に用いられる。通常の動作ではレジスタ
120内のインバウンドフレーム比較バッファ読取ポイン
タは常にレジスタ100内のインバウンドフレーム比較バ
ッファ読取ポインタに等しい。100内のアドレスが移る
と、そのハードウエアが120内のポインタも移される。
マイクロコードがヘッダバッファ94と比較バッファ96を
空にし、それらの内容を捨てようとするときにはレジス
タ100内のインバウンドフレーム比較バッファ読取アド
レスとレジスタ120内のインバウンドフレーム比較バッ
ファ読取アドレスをインバウンドフレーム比較バッファ
書込ポインタレジスタ104内の値にセットしうる。
ヘッダバッファ94と比較バッファ96には８セグメントが
あるからインバウンドリンク18Aにおける最後の８イベ
ントのトレースが可能である。マイクロコードがこれら
アレイをログ処理するとき、現在のセグメントを読取り
そしてレジスタ100内の読取アドレスを次のセグメント
の読取のために減分する。マイクロコードはレジスタ10
0内の読取アドレスを減分しつづけそして８セグメント
のすべてがログされてしまうまでアレイ94と96を読取
る。このログ中にレジスタ120の読取ポインタはアレイ9
4と96の充填度を決定するために用いられるのであるか
らその元の値のままとされていなければならない。マイ
クロコードが８個のセグメントのすべてをログした後
に、レジスタ100内の読取アドレスをレジスタ120内の読
取ポインタに等しくするためにレジスタ100内の読取ア
ドレスを更に８回減分するために応答可能となる。また
マイクロコードはログ中のアレイ94と96の充填度を決定
するためにレジスタ104内のインバウンドフレーム比較
バッファ書込ポインタとレジスタ120内のインバウンド
フレーム比較レジスタ読取ポインタの値をターミナル10
7を介して読取ることができる。この機能は、状態マシ
ン回路62がログ中動作しうるようにされるから重要であ
る。
ヘッダバッファ94のデータ入力は第５図のインターフェ
ースホールド３、レジスタ92と第８図について説明する
合計バイト（summary byte）レジスタ152の出力であ
る。比較バッファ94へのデータ入力は第7B図の比較レジ
スタ０ 116と第８図の比較レジスタ１ 154である。ヘ
ッダバッファ94と比較バッファ96からのデータ出力は、
チャンネルプロセッサ52にデータを与える出力端106に
与えられる。値“FF"xは出力端106を介して比較バッフ
ァ96の読取中にチャンネルプロセッサ52に入れられる。
この機能は第6A、6B図を参照して説明する。
前述のように、ヘッダバッファ94と比較バッファ96のビ
ット０−２はそれらおよびそれらの読取／書込アドレス
のエラーのチエック用に用いられる。アレイ94と96が読
取られるとき、これらビットは夫々比較器108と109によ
り対応する読取アドレスビットと比較される。これらビ
ットが一致しない（miscompare）しないとすると、アレ
イのエラーが検出される。ヘッダバッファビット０と１
はレジスタ102内のヘッダバッファ書込ポインタビット
２と３から書込まれ、それらが比較器108によりヘッダ
バッファ読取ポインタビット２と３と比較される。比較
バッファビット０と１は比較バッファ書込ポインタビッ
ト２と３から書込まれ、これらが比較器109により比較
バッファ読取ポインタビット２と３と比較される。アレ
イのログ中にはこのチエックは禁止され、すべてのアレ
イビットが記憶される。比較バッファビットはレジスタ
100のインフレーム比較バッファ読取アドレスビットで
はなくレジスタ120のインバウンドフレーム比較バッフ
ァ読取ポインタインバータと比較されることは重要であ
る。この特徴は、レジスタ120と100の比較読取ポインタ
と比較読取アドレスが通常の動作中等しいことをチエッ
クするものである。アレイ94と96のビット２はデータパ
リティとアドレスパリティ（図示せず）のEORである。
ヘッダバッファビット２入力はデータと、インバウンド
フレームヘッダバッファ書込ポインタおよびインバウン
ドフレーム比較バッファ書込ポインタのパリティのEOR
であり、ビット２出力はインバウンドフレームヘッダバ
ッファ読取ポインタとインバウンドフレーム比較バッフ
ァ読取アドレスのパリティ（図示せず）でEORをとらえ
てデータパリティの予測を行う。比較バッファビット２
入力はデータとインバウンドフレーム比較バッファ書込
ポインタのパリティのEORであり、ビット２出力はイン
バウンドフレーム比較バッファ読取アドレスパリティ
（図示せず）でEORをとられてデータパリティの予測を
行う。レジスタ104と100のセグメントポインタは高位循
環ビットを含むから、アレイパリティはこれらアレイの
通過ごとに反転する。この特徴は、マイクロコードが状
態マシン回路62により予め書き込まれていないセグメン
トまたはエレメントを読取ろうとするときを検出する。
第7A、7B図はインバウンドフレームエクスペクト／マス
クバッファ100を含む回路70の比較ハードウエアブロッ
ク図を示すものである。比較回路70はインバウンドフレ
ームのはじめの15バイトとフレーム合計バイトの内容を
比較する。回路70は、フレームの受信がマイクロコード
にとって夫々のヘッダ文字をすべてのフレームについて
テストするには早すぎるときの読取動作中にもっとも有
用である。回路70はインバウンドフレームエクスペクト
／マスクバッファ110と、アドレスポインタの記憶用の
インバウンドフレームエクスペクト／マスクバッファポ
インタ112と、比較レジスタ０、ポインタ114と、比較レ
ジスタ０ 116と、OR回路128とAND回路130で構成され
る、後述するマスク可能なバイト幅の比較器と、を含
む。
エクスペクト／マスクバッファ110はビット書込能力を
有する16×20ビットシングルポートアレイである。この
アレイのビット２−９および12−19はデータ用であり、
ビット0,1,10,11はエラーチエック用である。チャンネ
ルプロセッサ52のマイクロコードは入力端120を介して
エクスペクト／マスクバッファ110をロードしそして端
子121を介してアドレスをエクスペクト／マスクバッフ
ァポインタレジスタ112に供給する。エクスペクト／マ
スクバッファポインタビット１−４はアレイ110の16個
のエレメントの内の１個をアドレスづけしそしてビット
０はビット書込選択として用いられる。ビット０が０で
あればビット０−９はエクスペクトビットとしてアレイ
110に書込まれ、ビット０が１であればビット10−19が
マスクビットとしてアレイ110に書込まれる。夫々のマ
イクロコードロード動作は２サイクルで行われ、このロ
ード動作は重複しうる。エクスペクト／マスクバッファ
110はシングルポートアレイであるからマイクロコード
はアレイ110のアクセス時には状態マシン回路62に対し
優先権を有する。状態マシン回路62とマイクロコードが
同時にアレイ110をアドレスづけしているときは後述す
る第6A、6B図の比較無効ハードウエアが比較バイトの有
効性のトラックを保持するために用いられる。
エクスペクト／マスクバッファ110はフレームが受信さ
れているときに状態マシン回路62により読取られる。フ
レームデリミタのスタートが検出されると、エクスペク
トマスクバッファポインタビット１−４が０からセット
されそして比較レジスタ０ 116の、８個のビットのす
べてがリセットされる。このアドレスのアレイエレメン
トはエクスペクト母線レジスタ124とマスク母線レジス
タ126に読込まれる。このサイクルにおいて、エクスペ
クトマスクバッファポインタビット１−３は比較レジス
タ０ポインタレジスタ114にロードされる。このポイン
タはどのビットをセットすべきかを決定するための制御
レジスタ０レジスタ116へのインデックスとして用いら
れる。２個のフレームバイトについての比較結果は制御
レジスタ０ 116の夫々のビットに記録されるから、エ
クスペクト／マスクバッファポインタの３個のビットを
レジスタ114に比較レジスタ０ポインタにロードするだ
けでよい。フレームバイト０と１についての比較結果は
比較レジスタ０のビット０にロードされ、バイト２と３
の結果は比較レジスタ０のビット１にロードされ、そし
て以下同様である。次のサイクルにおいて、EOR回路128
とAD回路130はエクスペクトバスレジスタ124、マスクバ
ス126、インバウンドフレームホールド２のレジスタ90
（第５図）および制御レジスタ０のポインタ114からの
データを処理して制御レジスタ０ 116内の適正なビッ
トのセッティングを決定する。エクスペクト／マスクバ
ッファ110のエクスペクト部分のパリティはフレーム自
体と同じであり、マスク部分内の１は、対応するフレー
ムビットがエクスペクトビットと比較されるべきことを
示す。フレームデータバイトのすべてのビットのマスク
されたエクスペクトビットと比較するときは制御レジス
タ０ 116ビット内の対応するビットがリセットしたま
まとされ、そしてビットの不一致があればその対応する
ビットがオンとされる。この比較とビット選択は８ウエ
イ（way）ORゲート132とビットセレクタ134により行な
われる。フレームバイトが入ると、レジスタ112内のエ
クスペクト／マスクバッファポインタが増分され、比較
プロセスは前述のようにハードウエアによりパイプライ
ン化される。フレームデリミタのエンドが検出される
と、あるいはフレームヘッダのエンドになっていると、
レジスタ112のエクスペクト／マスクバッファポインタ
が“F"xとされる。このアドレスのエクスペクト／マス
クバッファエレメントは第８図について述べる合計バイ
ト152についての比較パラメータを含む。合計バイトが
第６図のヘッダバッファ94に書込まれているときにそれ
が回路128と130によりエクスペクトバスレジスタ124と
マスクバスレジスタ126に対し比較される。
エクスペクト／マスクバッファ110用のエラー検出は夫
々のエレメントについて４個のパリティビットからな
る。ビット０と１はビット10と11と同じインプリメンテ
ーション（implemen−tation）を有する。ビット０への
アレイ入力はデータパリティと偶数番のデータビット
と、エクスペクト／マスクバッファポインタパリティの
EORであり、ビット１はデータパリティと奇数番データ
ビットのEORである。エクスペクト／マスクバッファ110
が読まれるとき、これらビットは正しいパリティについ
てチエックされ、データパリティが予測される。このチ
エックはアドレスづけのエラーと複数の隣接ビットアレ
イのエラーの検出に用いられる。
比較レジスタ０エラー検出はパリティ予測を用いる。比
較レジスタ０レジスタ116が０にセットされると、パリ
ティビットは１にセットされる。フィルムが入るとこの
パリティビットはバイトの不一致があればその補数とさ
れる。この補数処理は比較レジスタ０のビットがすでに
１であるときには禁止される。
第7A、7B図の回路は、２つの部分に分けられるインフレ
ーム制御レジスタ172を含むデータフレーム認識回路170
を含む。その第１の部分はチャンネルプロセッサ52によ
りＸカウント値がロードされ、第２部分には同じくＹカ
ウントがロードされる。Ｘカウントはデータフレーム内
のヘッダバイトの数を表わし、Ｙカウントはデータフレ
ームの全ヘッダの長さを表わす。従って、データフレー
ム認識回路170はヘッダバイトの数が異なり、ヘッダ長
が異なる種々のデータフレームを検出するために使用で
きる。例えばあるデータフレームのヘッダはヘッダバイ
トのみを有し、その場合にはＸおよびＹカウントは等し
い。他のデータフレームのヘッダはヘッダバイトと他の
パラメータを含む他のバイトを有することができる。こ
の場合にはＸカウントはＹカウントより小さくなり、そ
の差はヘッダ内の他のバイトの数である。
インフレームバイトカウンタ174が含まれており、これ
は受信したフレームバイトの数をカウントする。１つの
フレームが入ると、状態マシン回路62がヘッダバイトを
前述のようにエクスペクト／マスクバッファ110を比較
する。比較器176の178は夫々バイトカウンタ174のカウ
ントをＸカウントおよびＹカウントと比較する。すべて
のヘッダバイトがＸカウントおよび８ウエイOR反転ゲー
ト180によりきまる合計バイトのビット０と２−７によ
り特定されるバイトまで比較されると、フレームヘッダ
は比較テストに合格したことによりなり、このフレーム
はデータフレームとなる。受信したデータバイトの数が
Ｙカウントに等しいときは全ヘッダが受信されたことに
より、状態マシン回路62はヘッダバッファ94のローディ
ングを停止する。CRCを除く残りのデータ文字はI/Oデー
タであり、これらはエラーの検出がない（後述するよう
に合計バイトビット２が０）ときデータバッファ26に状
態マシン回路62によってロードされる。比較器176の出
力はラッチ182にラッチされ、このラッチの出力がANDゲ
ート184によりORゲート180の出力とAND処理されてＸカ
ウンタ比較ラッチ186によりラッチされる。ANDゲート18
4の出力はORゲート188によりラッチ186の出力とOR処理
され、ゲート188の出力はANDゲート192によりＹカウン
トラッチ190の出力とAND処理される。ANDゲート192の出
力は194におけるLOAD DATA BUFFER信号であり、これ
は状態マシン回路62にデータバッファ26へのI/Oデータ
のロードを指示する。回路170においてLOAD DATA RUF
FER信号はＸカウントとＹカウントが終るまでそしてＸ
カウントの最終バイトにおいてORゲート180から一致比
較信号があった場合にのみ入らない。そのフレームが比
較テストに合格しない場合にはそのフレームは制御フレ
ームとして処理され、そして状態マシン回路62はヘッダ
バッファ94にCRC文字を除くすべてのデータ文字をロー
ドする。15データ文字以上があれば残りの文字は捨てら
れそしてMAX2インジケータが後述するようにセットされ
る。
Ｘカウントの後Ｙカウントまでのフレームヘッダバイト
はエクスペクト／マスクバッファ100の値と比較されて
チャンネルプロセッサ52により処理されるべきＸカウン
トからＹカウントまでのバイト内のパラメータのみを検
出する。
このフレーム内であってヘッダのエンド後にＹカウント
によりエラーが検出されるか、あるいはフレームデリム
タのエンドがアドレス“F"xにおけるエクスペクト／マ
スクバッファ110の値と比較しないならば、ヘッダバイ
ト94と比較バッファ96のエントリがなされ、セグメント
書込ポインタ102が増分される。後述する合計バイトビ
ット３はセットされてＹカウントとなった後にエラーま
たは比較不一致が生じたことおよび前のエントリが同一
フィルムについてのものであることを示す。
ある種のデータフレーム構造ではデータフレームヘッダ
バイトの１つに送られてそのフレームがデータフレーム
であることを示す。その場合にはDMASKレジスタ195が回
路170に設けられて８ウエイOR反転ゲート198により第５
図のホールド２レジスタ90からのバイトとの比較のため
に２×8ANDゲート196によってエクスペクト／マスクバ
ッファのエクスペクト部分をマスクするために用いられ
る。この比較がＸ番目のバイトであることがANDゲート2
00により決定されると、１つのデータフレームが検出さ
れたことになる。１つのデータフレームの検出により、
202のDATA COMPARED信号がオンとなりＹカウントによ
り決定されるヘッダのエンドでヘッダバッファ94と比較
バッファ96が前述したように増分される。前述したよう
にＹカウント前のヘッダバイトの比較不一致は102内の
セグメント書込ポインタをしてヘッダバッファ94と比較
バッファ96を増加させる。
第５図の状態マシンが制御レジスタ64をロードした後に
それは連続シーケンスビットをテストする。このビット
がオンであれば第５図の状態マシンは直ちにIDL3状態と
CS状態との間を切換えることによりそのシーケンスを発
生する。この連続シーケンスビットがオフであれば第５
図の状態マシンはアペンド（append）データビットをテ
ストする。このビットはアペンドデータ機能を制御する
だけでなく前述のようにフレーム伝送を進めうるように
するためにどの歩調合せ（pacing）要求に適合すべきか
を決定する。アペンドデータビットがオンであれば第５
図の状態マシンは第２図のトランスファ回路50内のカウ
ンタをテストしてフレーム伝送を開始するに充分なデー
タが局部バッファにあるかどうかを決定する。このトラ
ンスファ回路50は本発明によるものではないのでこれ以
上の説明は行わない。
データ歩調合せ（data pacing）とデータの適用性につ
いての要件が満足されてしまうと、第５図の状態マシン
はSOF1とSOF2の状態を通して進み、そこでそれが制御レ
ジスタ64内のフレームデリミタタイプビットのスタート
により特定されるフレームデリミタの適正なスタートを
発生させる。ポインタレジスタ66内のポインタは０にセ
ットされそして第１ヘッダバイトがヘッダバッファ60か
ら読出される。第５図の状態マシンは制御レジスタ64の
ヘッダカウントビットによりきまる数のヘッダバイトを
送信しつつHRD状態に進む。
ヘッダの送信後に第５図の状態マシンはDATA状態または
CRC1状態に進むべきかどうかを決定するためにアペンド
データビットを再びテストする。CRC1およびCRC2状態に
おいて、第５図の状態マシンは循環２バイトを送信す
る。
比較無効レジスタ160のエラー検出はパリティビットを
用いる。このビットは比較無効レジスタ160が“FF"xに
セットされるときに１にセットされる。ハードウエアが
比較無効ビットをリセットしようとする度に、パリティ
ビットが１にリセットされるべきときに補数とされる。
このように、比較無効レジスタ160全体のパリティとそ
のパリティインビットは常に奇数である。
第８図は第３図の状態マシン回路62のブロック図であ
る。
状態マシン回路62は状態マシン140を含み、１状態に１
ビットを有する11ビット状態レジスタ142を含む。チエ
ッカ（図示せず）が１ビットのみが状態レジスタ142に
おいてエラー検出のためにオンとなることをチエックす
るために用いられる。状態マシン140はインバウンドフ
レームバイトカウンタ146（これは第7B図のカウンタ174
と同じでよい）と、インバウンドフレーム制御レジスタ
148と、連続シーケンスカウンタ150とを含む。状態マシ
ン140はまた合計バイトレジスタ152と別の比較バイト15
4の記憶用の比較レジスタ１ 154と、インターフェース
制御チエックレジスタ156とを制御する。
次のイベント終了条件が状態マシン140により検出され
る。すなわち、Start of Frameデリミタが入った。End
of Frameデリミタが入った。Abortデリミタが入った。
一対の遊び文字が入った。連続する８対の連続シーケン
スが入った。最大イベント（MAX EVENT RACOGN IZE
D）条件が入った。あるいはLoss of Sync条件が検出さ
れた。というのがそれである。合計バイト、代替比較
（alternate compare）バイトおよびインタフェイス制
御チエックバイト用のビットおよびそれらの定義は次の
通りである。
合計バイトの定義（アドレス“F"x） ビット０ Start of Frameデリミタのタイプ。
０＝Passive １＝Connect ビット１ End of Frameデリミタのタイプ。
０＝passive １＝Disconnect ビット２ Alternate Compare:このビットがオフのとき
IFCB96（アドレス“10"x）はフレーム比較情報を含む。
このIFCBはこのエントリ用にCRO116から書込まれた。こ
のビットがオンのときIFCB96はリンク18Aにおけるエラ
ーイベントを記述する情報を含む。この場合、IFCB96は
CRI154から書込まれたIFCB96のビット７は常にオンであ
る。
ビット３ After EOH（End of Header）：このビットは
READデータトランスファ動作中にのみ用いられる。これ
がオンのときそれはヘッダカウントとなった後にフレー
ム内で検出される条件を示す。この第１のケースはFEOF
（End of Frame）デリミタの比較不一致である。EOF用
のExpect/Mask条件が満足されなかったとすると、合計
バイトのビット１（アドレス“F"x）は受信したデリミ
タのタイプを示すことになる。第２の場合は合計ハイビ
ット２（Alternate Compare）がオンとなると生じる。
この場合、IFCB96は合計バイトビット２のもとで記述さ
れるエラー情報を含む。これら２つの場合は別々にいず
れか一方が生じることも、一緒に生じることもある。
ビット４−７ Heaber Length:これらビットは、合計バ
イト２（Alternate Compare）がオンでありIFCB96のビ
ット４（後述するSEQCK、UKまたはCV）もオンとならな
い限り（UNLESS）フレームヘッダの長さまたは全フレー
ム内の情報バイトの数（１−15）を示す。これら２個の
ビットがオンであると合計バイト４−７は次のようにエ
ラーのタイプを記述する。
ビット４ Character Sequence Check（SEQCK）Detecte
d ビット５ Undefined/Unused k Character（UK）Detect
ed ビット６ Code Niolation Count（CU）Bit 0 ビット７ Code Niolation Count（CU）Bit 1 （カウント３は３以上のCode ViolationがこのEvent内
で検出されたことを示す。） 代替比較バイトの定義（アドレス“10"x） （CR1） ビット０−３ Error Code: Ｆ−SYNC Loss of Character Syncが検出された。
（IFCレジスタ156のビット１参照） Ｅ−CONTSEQ Continuous Sequenceが受信されている。
連続する８対（バックツーバック）のldle文字および１
個のData文字は受信されている。受信したData文字はIF
HB94（アドレス“0"x）のエレメント０に記憶される。
（IFCCレジスタ156のビット２参照） Ｄ−MAX1 MAX EVENTが検出された。
（IFCCレジスタ156のビット３参照） Ｃ−ABORT Abort End of Frameデリミタが受信され
た。
Ｂ−SOFTERM 現在のEVENTがStart of Frameデリミタの
受信で終了した。
Ａ−MIN そのフレームがStart of FrameデリミタとEnd
of Frameデリミタの間に0,1または2Data文字を有し
た。
９−CRC このフレームにBad CRCが検出された。
８−MAX2 データフレームではなく、情報フィールドに
15バイト以上を有するフレームが受信された。
７−ZERO ０長さのData Frameが受信された。
６−CNT＝０ 期待されていなかったデータを含むフレ
ームが受信された。
（IFCCレジスタ156のビット６参照） ５−SDBOVRN データバッファ26が満杯のときデータが
受信された（IFCCレジスタ156のビット７参照）。
４−DIBCK １フレーム内に受信したデータの量が特定
された量より大きかった。
０−NULL エラー条件が上記のいずれでもない。
ビット４ SEQCHK、UK、CV:Character Sequence Check,
Undefined/Unused K CharacterまたはCode Niolationが
検出された。このビットがオンのとき合計バイトビット
４−７が前述のようにエラーを特定する。
ビット５ Start of Frame Valid:このビットがオフの
とき、そのイベントは有効なStart of Frameデリミタを
有していなかった。これがオンのときは、そのイベント
が有効Start of Frameデリミタでスタートした。
ビット６ End of Frame Valid:このビットがオフのと
き、そのイベントは有効End of Frameデリミタで終了し
なかった。それがオンのとき、そのイベント有効End of
Frameデリミタで終了した（NOT About）。READデータ
トランスファにおいてこのイベントがEnd of Header時
刻にあればこのビットはセットされないことに注意。
ビット７ このビットは合計バイトビット２がオンのと
き常にオンである。（上記合計バイト２参照） IFCCレジスタの定義 ビット０ Loss of Signal（又はSignal/Modulatio
n）：このビットはリンク18A上の信号欠損検出状態に従
う。これはハードウエアによりセットされそしてリセッ
トされる。
ビット１ Loss of Sync:このビットは文字同期論理状
態（第４図）に従う。これはハードウエアによりセット
され、リセットされる。（Alt、Cmp.Encode“F"x参
照）。
ビット２ Continuous Sequence:このビットはContinuo
us Sequenceが認識されるときSM140によりセットっされ
る。これはContinuous Sequenceが終了するときIFSM140
によりリセットされる。これはまたチャンネルプロセッ
サ52によりリセットされる。（（Alt.Cmp.Encode“E"x
参照）。
ビット３ Max Frame Size 1 Error:このビットはMAX1
エラーが認識されるときSM140によりセットされる。こ
れは条件終了時にSM140によりリセットされ、そしてま
たチャンネルプロセッサ52によりリセットされる。（Al
t.Cmp.Eucode“D"x参照）。
ビット４ Header Buffer Overrun:このビットはIFHB94
/IFCB96が満杯であり、他のエントリから試みられる（E
VENT TERMINATOR）ときSM140によりセットされる。この
ビットがオンとなるとチャンネルプロセッサ52に対する
干渉が生じる。このビットはチャンネルプロセッサ52に
よりリセットされる。
ビット５ Microcode:このビットはチャンネルプロセッ
サ52のマイクロコードによりセットされる。このビット
がオンのとき干渉が生じる。このビットはチャンネルプ
ロセッサ52によりリセットされる。
ビット６ Request Count Overrun:このビットは状態マ
シン140が期待より多いデータが受信されることを検出
するとき、ハードウエアによりセットされる。このビッ
トがオンのときデータフレーム26への付加的データの書
込みが禁止される。このビットはチャンネルプロセッサ
52によりリセットされる。（Alt.Cmp.Encode“6"x参
照）。
ビット７ Data Buffer 26 Overrun:このビットはデー
タバッファ26が満杯であり、ハードウエアがデータリン
クからこのバッファへ更にデータを書込もうとするとき
にそのハードウエアによりセットされる。このビットが
オンのとき、データバッファ26への付加的データの書込
みは禁止される。（Alt.Cmp.Encode“5"x参照）。
第９図は第８図の状態マシン140についての状態マトリ
クッスであり、状態マシン140の状態および、それへの
入力により行われる処理（action）を示している、イン
バウンドフレーム状態マシン回路24により検出されるフ
レームスタート（start of frame）デリミタとフレーム
エンド（end of frame）デリミタはIBM Dochet No.P09
−88−011のブラウン他による「Dynamic Connections」
に記載されている。これらデリミタの内検出されるのは
コネクトスタートオブフレーム（connect start of fra
me）（CSOF）デリミタ、パッシイブスタートオブフレー
ム（passive start of frame）（PSOF）デリミタ、ディ
スコネクトエンドオブフレーム（disconnect end of fr
ame）DEOF）デリミタおよびパッシブエンドオブフレー
ム（passive end of frame）（PEOF）デリミタである。
回路24も打切り（abort）シーケンスを検出する。第９
図の状態マトリクッステーブルのはじめの７欄は状態マ
シン140の次の状態および状態マシン140が第１欄の状態
にあって且つ各欄の一番上のデータ文字が受信されると
きに行われる処理を示す。第２欄についてはＫ文字はス
タートオブフレームデリミタの第１文字とディスコネク
トエンドオブフレームデリミタの第２文字と同一である
ことがわかる。
第９図の状態マトリクッステーブルについての状態の定
義は次の通りである。
IDLE 遊び状態。少くとも１個の遊び文字が受信されて
いる。
CS−Ｄ Continuous Sequence Data状態。１つの遊び文
字に続く１つのデータ文字が受信されている。
CSOF1 コネクトSOFデリミタの第１文字が受信されてい
る。
SOF2 コネクトSOFまたはパッシブSOF文字に続く文字が
受信されている。
DATA DATA状態。この状態にはSOF2から入り、そしてデ
ータ文字が受信されつつある限り維持される。
EOF1 EOFデリミタまたはABORTシーケンスの第１文字が
受信されている。
DEOF2 ディスコネクトEOFデリミタの第２文字が受信さ
れている。
PEOF2 パッシブEOFデリミタの第１文字が受信されてい
る。
AEOF2 ABORTシーケンスの第１文字が受信されている。
EOF3 Passive EOFシーケンス、Disconnect EOFシーケ
ンスまたはABORT Sequenceが受信されている。
ERROR 或るエラー条件後に入る。この状態はシーケン
スチエックがセットされないことを除きEOR3状態と同一
である。これはコードバイオレーションによりシーケン
スチエックが誤ってリポートされることを回避させる。
IFSMはこの状態に対し初期化される。
第９図の状態マトリックステーブルについての処理エン
トリの定義は次の通りである。
1. Event Terminate:進行中のイベントがあればそれを
終了する。インジケータの状態をリポートし適正にその
インジケータをリセットする。進行中のイベントがなけ
れば処理は行われない。
2. Set SOF TYPE:現在の状態に従ってSOF TYPEインジ
ケータをセットする。SOF TYPEのセッテイングは１つの
イベントの開始をマークする。
3. Set EOF TYPE and EOF VALID:現在の状態に従ってE
OF TYPEインジケータをセットし、EOF VALIDインジケー
タをセットする。
4. Set SOF VALID:SOF VALIDインジケータをセットす
る。
5. Check Continuous Sequence:第10図に限定するChec
k Continuous Sequenceルーチンを実行する。
6. Reset CS COUNTER,CS−IN−PROGRESS and CS RECOG
NIZED:CS COUNTERおよびその２個の内部インジケータを
リセットする。
7. Conditional Sequence Check:CS−IN−PROGRESSが
オンでCS RECOGNIZEDがオフのときSEQUENCE CHECKイン
ジケータをセットする。
8. Set SEQUENCE CHECK:SEQUENCE CHECKインジケータ
をセットする。
9. Set CODE VIOLATION:CODE VIOLATIONインジケータ
をセットする。
10. Set UNDEFINED KCHAR:UNDEFINED KCHARACTERイン
ジケータをセットする。
11. Set ABORT:ABORT インジケータをセットする。
12. Increment CHARACTER COUNTER:CS RECOGNIZED イ
ンジケータまたはMAX EVENT RECOGNIZEDインジケータが
セットされるとき不動作。これらインジケータの両方が
リセットされるならCHARACTER COUNTERを増分させそれ
をその最大値についてチエックする。最大となればMAX
EVENT DETECTEDインジケータおよびMAX EVENT RECOGNIZ
EDインジケータをセットし、このイベントを終了する。
13. Reset CHARACTER COUNTER and MAX EVENT RECOGNI
ZED:CHARACTER COUNTERおよびその内部インジケータを
リセットする。
14. Set LOS:LOSS−OF−SYNCインジケータをセットす
る。
注:Loss−of−Sync条件がリポートされると、ERROR状態
が維持され、すべてのインジケータおよび機能（facili
ty）がリセットされ、Loss−of−Sync条件が解除される
まで他のイベントは認識されない。
15. Set SOF TERMINATE:SOF TERMINATEインジケータを
セットする。
第10図は連続シーケンスが検出されるとき第９図の状態
テーブルの処理５により行われるべきルーチンのフロー
チャートである。このフローチャートは当業者には自明
であるから説明は省略する。
【図面の簡単な説明】
第１図は遠隔装置とデータ処理チャンネルとこれら両者
間でデータフレームを伝送するためのリンクとを有する
データ処理システムの全体図、第２図は第１図のデータ
リンクからのフレームをデコードするためのインバウン
ドフレーム状態マシン回路を含む、第１図のデータ処理
システムのブロック図、第３図は第２図のインバウンド
フレーム状態マシン回路におけるデータの流れを示すブ
ロック図、第４図は第３図のインバウンドフレーム状態
マシン回路の10−８デコーダ回路のブロック図、第５図
は第３図のインバウンド状態マシン回路の巡回冗長コー
ドチエック回路のブロック図、第6A図および第6B図は線
ａ−ａにおいて接続されて第３図のインバウンドフレー
ム状態マシン回路のバッファ回路のブロック図を形成す
るものであり、バッファ回路がインバウンドフレームヘ
ッダバッファとインバウンドフレーム比較バッファを含
むことを示す図、第7A図および第7B図は線ｂ−ｂで接続
されて第３図のインバウンドフレーム状態マシン回路の
比較回路のブロック図を形成するものであり、比較回路
がインバウンドフレームエクスペクト／マスクバッファ
とデータフレーム検出回路を含むことを示す図、第８図
は第３図のインバウンドフレーム状態マシン回路の状態
マシン回路のブロック図、第9A図および第9B図は線ｃ−
ｃで接続されて第８図の状態マシンの状態マトリクッス
を形成する図、第10図は第８図の状態マシンによる連続
シーケンスの検出にともなうルーチンのフローチャート
である。 10……データ処理システム、12……計算機、14……チャ
ンネル、16……装置、18……データリンク、20……非直
列化回路、22……入力同期バッファ、24……インバウン
ドフレーム状態マシン（IFSM）、26……データバッフ
ァ、28,30……多ビットデータバス、32……アウトバウ
ンドフレーム状態マシン、34……アウトバウンド同期化
バッファ、36……直列化回路、42……システムバス、4
4,46……入力、出力中間データバス、60……10−８デコ
ーダ、62……状態マシン、64……文字周期化回路、66…
…巡回冗長コードチエック回路、68……インバウンドフ
レームヘッダおよびフレーム比較バッファ回路、70……
インバウンドフレームエクスペクト／マスクバッファ回
路、74……デコーダ部、78……Ｍカウンタ、80……Ｎカ
ウンタ、82……論理およびラッチ回路、84……CRCOレジ
スタ、86……CRC1レジスタ、88……EORツリー。
フロントページの続き (72)発明者 トーマス、アンソニー、グレッグ アメリカ合衆国ニューヨーク州、ハイラン ド、ベルブ、ロード、121 (72)発明者 キャサリーン、チェ‐ウェン、ファン アメリカ合衆国ニューヨーク州、ポーキー プシー、ソーンベリー、ウエイ、６ (72)発明者 マシュー、ジョセフ、カロス アメリカ合衆国アリゾナ州、ツーソン、エ ヌ、コルブ、ロード、ナンバー、6211、 4700

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】各々が多重データ文字を有するフレームを
    データリンクからデコードするフレームデコード装置で
    あって、 前記データリンクに接続され、前記データリンクから受
    信フレームを受け取るフレーム入力手段と、 前記受信フレームの中にある想定された想定文字の再生
    内容を記憶する第１部分と、前記第１部分で前記想定文
    字の構成ビットと比較される前記受信フレームの文字ビ
    ットを示すマスクを記憶する第２部分とを有する想定／
    マスク・バッファと、 前記第２部分でマスクされた前記受信フレームの文字と
    想定／マスク・バッファの第１部分における対応する想
    定文字とを比較する比較手段と、 前記比較手段に接続され、前記比較手段の比較結果を記
    憶する比較レジスタと、 前記フレーム入力手段に接続され、各々が前記フレーム
    入力手段によって受信されたフレームの内の１フレーム
    の文字を記憶するエントリを有するヘッダ・バッファ
    と、 前記比較レジスタに接続され、各々が前記ヘッダ・バッ
    ファ内の対応するフレーム・エントリに応じて前記比較
    手段によって比較された結果を表す前記比較レジスタ内
    の内容を記憶する多重エントリを有する比較バッファ
    と、 前記フレーム入力手段に接続され、サマリ・バイト・レ
    ジスタと、前記受信フレームを検査する検査手段とを有
    し、前記検査手段で前記受信フレームを検査してその中
    の複数のフレーム指標を記憶する前記サマリ・バイト・
    レジスタに前記複数のフレーム指標を与える、状態マシ
    ンと、 から成るフレーム・デコード装置。
  2. 【請求項２】前記状態マシンが、 複数のエラー指標を記憶する代替比較バイト・レジスタ
    と、 前記受信フレームからエラーを検出し、前記検査手段で
    前記受信フレームが検査されている間、その中の複数の
    エラー指標を記憶する前記代替比較バイト・レジスタに
    前記複数のエラー指標を与える、エラー検出手段と、 を有する請求項１記載の装置。
  3. 【請求項３】前記状態マシンが、 制御チェックを記憶するインタフェース制御チェック・
    レジスタと、 前記受信フレームから制御チェックを検出し、その中の
    前記制御チェックを記憶する前記インターフェース制御
    チェック・レジスタに前記制御チェックを与える、制御
    チェック検出手段と、 を有する請求項２記載の装置。
  4. 【請求項４】前記ヘッダ・バッファが、データ・ポート
    と書込アドレス・ポートを有し、 前記装置が、前記ヘッダ・バッファの書込アドレス・ポ
    ートに接続されたヘッダ・バッファ書込ポインタを有
    し、 前記サマリ・バイト・レジスタは、前記ヘッダ・バッフ
    ァのデータ・ポートに接続され、前記受信フレームが前
    記フレーム入力手段によって受信された後に前記ヘッダ
    ・バッファ書込ポインタによって決定された前記サマリ
    ・バイト・レジスタの内容が、前記ヘッダ・バッファの
    特定エントリに書き込まれる、 請求項２記載の装置。
  5. 【請求項５】前記比較バッファが書込アドレス・ポート
    とデータ・ポートを有し、 前記比較バッファの書込アドレス・ポートに接続された
    比較バッファ書込ポインタと、 前記比較バッファ書込ポインタの内容によって決定され
    た前記比較バッファの特定エントリに前記代替比較バイ
    ト・レジスタの内容を書き込む前記比較バッファのデー
    タ・ポートに接続された、前記代替比較バイト・レジス
    タと、 前記エラー検出手段内にあり、前記受信フレームの中に
    エラーが検出された時、前記代替比較バイト・レジスタ
    の内容を、前記比較レジスタの代わりに、前記比較バッ
    ファの前記特定エントリに書き込むようにする書込制御
    手段と、 を有する請求項４記載の装置。
  6. 【請求項６】前記ヘッダ・バッファが、読込アドレス・
    ポートを有し、前記比較バッファが、読込アドレス・ポ
    ートを有し、 前記ヘッダ・バッファの前記読込アドレス・ポートに接
    続され、前記ヘッダ・バッファの特定エントリの内容を
    読み込むヘッダ・バッファ読込ポインタと、 前記ヘッダ・バッファ読込ポインタに接続され、前記ヘ
    ッダ・バッファの内容を読み込み、その内容を処理する
    マイクロプロセッサ手段と、 前記比較バッファの読込アドレス・ポートに接続され、
    前記比較バッファの特定エントリの内容を決定し、読み
    込む、前記マイクロプロセッサ手段で処理される比較バ
    ッファ読込ポインタと、 前記比較書込バッファに接続された第１入力と前記比較
    バッファ読込ポインタに接続された第２入力とを有し、
    前記比較バッファ書込ポインタと前記比較バッファ読込
    ポインタの内容を比較し、前記ヘッダバッファとマイク
    ロプロセッサ手段によって読み込まれていない仕事が待
    機する比較バッファとエントリがあるかどうか決定す
    る、ポインタ比較手段と、 を有する請求項５記載の装置。
  7. 【請求項７】前記フレーム入力手段に接続されたエラー
    ・コード・チェック回路を有し、 前記エラー・コード・チェック回路が、前記受信フレー
    ムの文字からエラー・コード計算する手段と、その結果
    と前記受信フレームに記憶されたエラー検出コードとを
    比較する手段と、前記状態マシンに接続され、計算され
    たエラー・コードと記録されたエラー・コードの不一致
    を報告する出力手段とを有する 請求項６記載の装置。
  8. 【請求項８】前記受信フレームが、多重バイトを有する
    ヘッダ部分を含むデータ・フレームであって、 前記フレーム入力手段に接続され、データ・フレームの
    受取を検出する前記比較手段によって比較される前記ヘ
    ッダ部分のバイトを制御するデータ・フレーム認識手
    段、 を有する請求項１記載の装置。
  9. 【請求項９】前記フレーム入力手段に接続され、前記フ
    レーム入力手段によってフレームから受信したデータを
    記憶するデータ・バッファ手段と、 前記データ・フレーム認識手段内にあり、データ・フレ
    ームが認識された時LOAD DATA BUFFER信号を発生する
    LOAD DATA BUFFER信号発生手段と、 を有し、 前記状態マシンが、前記LOAD DATA BUFFER信号発生手
    段に接続され、前記データ・フレームからのデータを前
    記LOAD DATA BUFFER信号に応答して前記データ・バッ
    ファにロードする、 請求項８記載の装置。
  10. 【請求項１０】前記ヘッダ部分が、ヘッダ・バイトの特
    定数と全バイトの特定数を含み、 前記データ・フレーム認識手段が、 前記ヘッダ・バイトの数と等しい値を持つＸカウント・
    レジスタと、 前記ヘッダ部分の全バイト数に等しい値を持つＹカウン
    ト・レジスタと、 前記Ｘカウント・レジスタとＹカウント・レジスタに接
    続され、受信されるバイト数が前記Ｘカウント・レジス
    タの値に等しくなるまで、比較される前記フレーム入力
    手段によって受信されるバイトの比較を許可し、受信さ
    れたバイト数がＸカウント・レジスタの値よりも大きい
    かＹカウント・レジスタの値よりも小さい時、前記フレ
    ーム入力手段によって受信されるバイトの比較を阻止す
    る、比較制御手段と、 を有する、 請求項９記載の装置。
  11. 【請求項１１】前記フレーム入力手段に接続され、前記
    想定／マスク・バッファの想定部分をマスクし、前記フ
    レーム入力手段に入力されるフレームの内容がデータ・
    フレームかどうかを決定する、DMASKレジスタ を有する請求項10記載の装置。
  12. 【請求項１２】各々が比較が無効であることを示す第１
    状態と比較が有効であることを示す第２状態とを有する
    多重ビットを、含む比較無効レジスタと、 前記ヘッダ・バッファの書込アドレス・ポートに接続さ
    れ、フレームの開始が前記フレーム入力手段によって受
    信された時、前記ヘッダ・バッファのアドレスに対応す
    る１ビットを自身の第２状態にリセットするビット・デ
    コーダと、 前記比較バッファの読取アドレス入力に接続され、前記
    比較バッファの読込アドレスに応じて、前記比較バッフ
    ァのエントリが有効か無効かを示す、前記比較無効レジ
    スタのビットを選択するビット選択手段と、 を有する請求項７記載の装置。
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