JPH031568A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH031568A JPH031568A JP1135304A JP13530489A JPH031568A JP H031568 A JPH031568 A JP H031568A JP 1135304 A JP1135304 A JP 1135304A JP 13530489 A JP13530489 A JP 13530489A JP H031568 A JPH031568 A JP H031568A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- electrode layer
- transistor
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000012535 impurity Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 58
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 230000001133 acceleration Effects 0.000 description 6
- 238000000605 extraction Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 229910001873 dinitrogen Inorganic materials 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- -1 Phosphorus ion Chemical class 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 150000003017 phosphorus Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＭＯ８型半導体装置と、バイポーラ型半導体
装置とが同一基板上に混在する半導体装置の製造方法に
関する。
装置とが同一基板上に混在する半導体装置の製造方法に
関する。
［従来の技術］
縦型ＮＰＮバイポーラトランジスタと、ＮチャンネルＭ
Ｏ９ＦＥＴとを同一基板上に形成した従来の半導体装置
の製造方法の例を第２図に示す。
Ｏ９ＦＥＴとを同一基板上に形成した従来の半導体装置
の製造方法の例を第２図に示す。
Ｐ型半導体基板１００の主表面にはＮ型拡￥１層（Ｎウ
ェル層）１ｏ１、Ｐ型ウェル層１０２、及びＮＰＮトラ
ンジスタのベース領域となるベース拡１ｆｆｉ１０３が
形成されている、１０４は素子分離用の厚い酸化膜であ
る。この後、ゲート酸化を行ない１０ｎｍ〜２００ｎｍ
程度のゲート酸化膜１０５を形成した。 （第２図（ａ
〕）この後、ＮＰＮ トランジスタのエミッタ、及びコ
レクタとなる領域上にあるゲート酸化膜を除去した後、
Ｎ型ＭＯＳトランジスタのゲート電極層１０６として、
また同時にＮ Ｐ Ｎ トランジスタのエミッタ電極層
１０７及び、コレクタ電極／ｉｉｌ。
ェル層）１ｏ１、Ｐ型ウェル層１０２、及びＮＰＮトラ
ンジスタのベース領域となるベース拡１ｆｆｉ１０３が
形成されている、１０４は素子分離用の厚い酸化膜であ
る。この後、ゲート酸化を行ない１０ｎｍ〜２００ｎｍ
程度のゲート酸化膜１０５を形成した。 （第２図（ａ
〕）この後、ＮＰＮ トランジスタのエミッタ、及びコ
レクタとなる領域上にあるゲート酸化膜を除去した後、
Ｎ型ＭＯＳトランジスタのゲート電極層１０６として、
また同時にＮ Ｐ Ｎ トランジスタのエミッタ電極層
１０７及び、コレクタ電極／ｉｉｌ。
８として第１多結晶シリコンを堆積した、次にこの第１
多結晶シリコン中にＮ型不純物例えばＰ（燐）をイオン
注入し、１０００度の窒素ガス雰囲気中でこの燐を活性
化させるとともにＮＰＮトランジスターのエミッタ開口
部及び、コレクタ電極引出しのための開口部領域に燐を
拡散させてＮＰＮバイポーラトランジスタ構造を形成し
ていた。
多結晶シリコン中にＮ型不純物例えばＰ（燐）をイオン
注入し、１０００度の窒素ガス雰囲気中でこの燐を活性
化させるとともにＮＰＮトランジスターのエミッタ開口
部及び、コレクタ電極引出しのための開口部領域に燐を
拡散させてＮＰＮバイポーラトランジスタ構造を形成し
ていた。
こののち、第１多結晶シリコンをフォト・エツチングし
所望のパターンを形成した１麦、たとえばＮ型ＭＯＳト
ランジスターをＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造にするために、燐１０９を８０
Ｋ ｅ ｙの加速エネルギーで２×１０１３［個／Ｃ
ｍ２］注入した。こののち、酸化シリコン膜を４００ｎ
ｍ堆積させ、Ｒ工Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）法によって酸化シリコン層をエツチ
ングして第１多結晶シリコン層の側壁に酸化シリコン膜
からなる壁体１１０を形成した。 （第２図（ｂ）） こののちＭＯＳトランジスタのソース及びドレイン領域
１１１には供を８０ Ｋ ｅ ｖの加速エネルギーで８
Ｘ１０１５［個／Ｃｍ２］、ＮＰＮ トランジスターの
ベース領域には外部と接触を取る領域１１２にホウ素を
５０ Ｋ ｅ ｙの加速エネルギーで８ＸＩＯ１５［個
／ｃｍ２］それぞれ注入した。その後記ｍ層などを形成
して工程を終了させた。 （第２図（Ｃ）） ［発明が解決しようとする課題］ バイポーラ素子とＭＯ３素子を混在させて構成する半導
体装置の場合とくに、高速化することが重要となってお
り、このためにも各素子の微細化が必須となっている。
所望のパターンを形成した１麦、たとえばＮ型ＭＯＳト
ランジスターをＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造にするために、燐１０９を８０
Ｋ ｅ ｙの加速エネルギーで２×１０１３［個／Ｃ
ｍ２］注入した。こののち、酸化シリコン膜を４００ｎ
ｍ堆積させ、Ｒ工Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）法によって酸化シリコン層をエツチ
ングして第１多結晶シリコン層の側壁に酸化シリコン膜
からなる壁体１１０を形成した。 （第２図（ｂ）） こののちＭＯＳトランジスタのソース及びドレイン領域
１１１には供を８０ Ｋ ｅ ｖの加速エネルギーで８
Ｘ１０１５［個／Ｃｍ２］、ＮＰＮ トランジスターの
ベース領域には外部と接触を取る領域１１２にホウ素を
５０ Ｋ ｅ ｙの加速エネルギーで８ＸＩＯ１５［個
／ｃｍ２］それぞれ注入した。その後記ｍ層などを形成
して工程を終了させた。 （第２図（Ｃ）） ［発明が解決しようとする課題］ バイポーラ素子とＭＯ３素子を混在させて構成する半導
体装置の場合とくに、高速化することが重要となってお
り、このためにも各素子の微細化が必須となっている。
さらにバイポーラ素子とＭ○Ｓ素子を同一基板上に形成
しなければならないためＭＯ３Ｉ−ランシスターのみを
形成するプロセスに比べて、必然的に工程数が数工程増
加してしまうこのためウェハーコストが増加し、ひいて
はチップ単価も増加してしまうことになるが、素子の微
細化を進めることによってチップコストの増加を最小に
抑えることができると予想される。しかしながら、従来
の半導体装置の製造方法によって構成されたＭＯ３型ト
ランジスタではゲート電極Ｎ１０７とコンタクトホール
１１６にはアライナ−の緒度の限界によって少なくとも
１．３μｍの合わせ余裕が必要であった、同様にＮＰＮ
トランジスタのエミッタ電極層１０７とベースとのコ
ンタクトホールの間にも１．３μｍの合わせ余裕が必要
であった。これらＭｏＳトランジスタおよび、バイポー
ラトランジスタの両者における合わせ余裕によって素子
の微細化が妨げられていた。
しなければならないためＭＯ３Ｉ−ランシスターのみを
形成するプロセスに比べて、必然的に工程数が数工程増
加してしまうこのためウェハーコストが増加し、ひいて
はチップ単価も増加してしまうことになるが、素子の微
細化を進めることによってチップコストの増加を最小に
抑えることができると予想される。しかしながら、従来
の半導体装置の製造方法によって構成されたＭＯ３型ト
ランジスタではゲート電極Ｎ１０７とコンタクトホール
１１６にはアライナ−の緒度の限界によって少なくとも
１．３μｍの合わせ余裕が必要であった、同様にＮＰＮ
トランジスタのエミッタ電極層１０７とベースとのコ
ンタクトホールの間にも１．３μｍの合わせ余裕が必要
であった。これらＭｏＳトランジスタおよび、バイポー
ラトランジスタの両者における合わせ余裕によって素子
の微細化が妨げられていた。
そこで、本発明はこのような課題を解決しようとするも
ので、その目的とするところは、ＭＯＳトランジスタの
ゲート電極層とコンタクトホールおよび、ＮＰＮトラン
ジスターのエミッタ電極層とペース′ｉ４極層を同時に
セルファラインで形成することによって各々の素子の微
細化をはかるものである。
ので、その目的とするところは、ＭＯＳトランジスタの
ゲート電極層とコンタクトホールおよび、ＮＰＮトラン
ジスターのエミッタ電極層とペース′ｉ４極層を同時に
セルファラインで形成することによって各々の素子の微
細化をはかるものである。
［課題を解決するための手段〕
本発明の半導体装置の製造方法は、ＭＯ８型半導体装置
と、バイポーラ型半導体装置とが同一の半導体基板上に
混在してなる半導体装置の製造方法において、少なくと
も、 １、第１導電型の半導体基板上にゲート絶縁膜を形成す
る工程、 ２、該ゲート絶縁膜を部分的に除去する工程、３、第１
導電型の不純物もしくは、第２導電型の不純物、もしく
は百方の導電型の不純物を含む第１電極層膜を堆積する
工程、 ４、第２絶縁膜層を堆積させる工程、 ５、該第１電極ＪＩＦ膜と、該第２絶縁層膜をパターニ
ングする工程、 ６、該ゲート第１電極層、及び該第２絶縁層の側壁に絶
縁物からなる壁体を形成し、部分的に半導体基板を露出
させる工程、 ７、第１導電型の不純物もしくは、第２導電型の不純物
、もしくは両方の導電型の不純物を含む第２電極Ｍ膜を
堆積する工程、 ８、第２電極層膜を前記第１電極層上にある第２絶縁膜
層上に延在してパターニングする工程、からなることを
特徴とする。
と、バイポーラ型半導体装置とが同一の半導体基板上に
混在してなる半導体装置の製造方法において、少なくと
も、 １、第１導電型の半導体基板上にゲート絶縁膜を形成す
る工程、 ２、該ゲート絶縁膜を部分的に除去する工程、３、第１
導電型の不純物もしくは、第２導電型の不純物、もしく
は百方の導電型の不純物を含む第１電極層膜を堆積する
工程、 ４、第２絶縁膜層を堆積させる工程、 ５、該第１電極ＪＩＦ膜と、該第２絶縁層膜をパターニ
ングする工程、 ６、該ゲート第１電極層、及び該第２絶縁層の側壁に絶
縁物からなる壁体を形成し、部分的に半導体基板を露出
させる工程、 ７、第１導電型の不純物もしくは、第２導電型の不純物
、もしくは両方の導電型の不純物を含む第２電極Ｍ膜を
堆積する工程、 ８、第２電極層膜を前記第１電極層上にある第２絶縁膜
層上に延在してパターニングする工程、からなることを
特徴とする。
［実施例］
以下、本発明の半導体装置の製造方法を詳細に説明する
。
。
第１図は、本発明による半導体装置の製造方法の一実施
例である。 縦型ＮＰＮバイポーラトランジスタと、Ｎ
チャンネルＭＯ３ＦＥＴとを同一基板上に形成した従来
の半導体装置の製造方法の例である。もちろん、ＰＮＰ
バイポーラトランジスタ及び、ＰチャネルＭＯ６ＦＥＴ
、あるいはこれらを互いに組み合わせて製造することも
可能である。
例である。 縦型ＮＰＮバイポーラトランジスタと、Ｎ
チャンネルＭＯ３ＦＥＴとを同一基板上に形成した従来
の半導体装置の製造方法の例である。もちろん、ＰＮＰ
バイポーラトランジスタ及び、ＰチャネルＭＯ６ＦＥＴ
、あるいはこれらを互いに組み合わせて製造することも
可能である。
半導体基板として例えばＰ型シリコン基板１００の主表
面にはＮ型拡散層（Ｎウェル層）１０１、Ｐ型ウェル層
１０２、及びＮＰＮ トランジスタのベース領域となる
ベース拡散層１０３が形成されている、１０４は素子分
離用の厚い酸化膜である。
面にはＮ型拡散層（Ｎウェル層）１０１、Ｐ型ウェル層
１０２、及びＮＰＮ トランジスタのベース領域となる
ベース拡散層１０３が形成されている、１０４は素子分
離用の厚い酸化膜である。
この後、１０００°Ｃ乾燥酸素雰囲気中でゲート酸化を
行ない５ｎｍ〜１１００ｎ程度のゲート酸化膜１０４を
形成した。 （第１図（ａン）この後、ＮＰＮ トラン
ジスタのエミッタ、及びコレクタとなる領域上にあるゲ
ート酸化膜を除去した後、Ｎ型ＭＯＳトランジスタのゲ
ート電極層１０６として、また同時にＮＰＮ）ランジス
タのエミッタ電極層１０７及び、必要に応じてコレクタ
電極層１０８として第１多結晶シリコン１０５を Ｃ
ＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｕｒＤｅｐｏｓ
ｉｔｉｏｎ）法によって ４００ｎｍ堆積した、次にこ
の第１多結晶シリコン中にＮ型不純物例えばＰ（燐）を
イオン注入した、つぎに第１酸化シリコン１１８を Ｃ
ＶＤ法によって約２００ｎｍ堆積させた。さらに１００
０℃の窒素ガス雰囲気中で第１多結晶シリコン中の燭を
活性化させるとともにＮＰＮ トランジスターのエミッ
タ領域中に第１多結晶シリコンから燐を拡散させてＮＰ
Ｎバイポーラトランジスタのエミッタ拡散Ｎ１１９を形
成した。こののち、第１多結晶シリコンをフォト・エツ
チングし所望のパターンを形成した このときのエツチ
ング条件は、ＣＦＣＦ４１００５ｅ 圧力０，２Ｔｏ
ｒｒ、ＲＦパワーは２５０Ｗであった。このようにして
、ＭＯＳトランジスターのゲート電極、バイポーラトラ
ンジスタのエミッタ電極、及び必要に応じてバイポーラ
トランジスタのコレクタ電極を形成した。
行ない５ｎｍ〜１１００ｎ程度のゲート酸化膜１０４を
形成した。 （第１図（ａン）この後、ＮＰＮ トラン
ジスタのエミッタ、及びコレクタとなる領域上にあるゲ
ート酸化膜を除去した後、Ｎ型ＭＯＳトランジスタのゲ
ート電極層１０６として、また同時にＮＰＮ）ランジス
タのエミッタ電極層１０７及び、必要に応じてコレクタ
電極層１０８として第１多結晶シリコン１０５を Ｃ
ＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｕｒＤｅｐｏｓ
ｉｔｉｏｎ）法によって ４００ｎｍ堆積した、次にこ
の第１多結晶シリコン中にＮ型不純物例えばＰ（燐）を
イオン注入した、つぎに第１酸化シリコン１１８を Ｃ
ＶＤ法によって約２００ｎｍ堆積させた。さらに１００
０℃の窒素ガス雰囲気中で第１多結晶シリコン中の燭を
活性化させるとともにＮＰＮ トランジスターのエミッ
タ領域中に第１多結晶シリコンから燐を拡散させてＮＰ
Ｎバイポーラトランジスタのエミッタ拡散Ｎ１１９を形
成した。こののち、第１多結晶シリコンをフォト・エツ
チングし所望のパターンを形成した このときのエツチ
ング条件は、ＣＦＣＦ４１００５ｅ 圧力０，２Ｔｏ
ｒｒ、ＲＦパワーは２５０Ｗであった。このようにして
、ＭＯＳトランジスターのゲート電極、バイポーラトラ
ンジスタのエミッタ電極、及び必要に応じてバイポーラ
トランジスタのコレクタ電極を形成した。
この後、たとえばＮ型ＭＯＳトランジスターをＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造
にするために、燐１０９を８０Ｋｅｙの加速エネルギー
で２Ｘ１０１３［個／Ｃｍ２］注入した。
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造
にするために、燐１０９を８０Ｋｅｙの加速エネルギー
で２Ｘ１０１３［個／Ｃｍ２］注入した。
こののち、酸化シリコン膜を４００ｎｍ堆積させ、ＲＩ
Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）
法によって酸化シリコン層をエツチングして第１酸化シ
リコン層、及び、第１多結晶シリコン層の側壁に酸化シ
リコン膜からなる壁体（いわゆるサイドウオール）１１
０を形成した。またこの工程によって、第１多結晶シリ
コン層下及び、サイドウオール下のゲート酸化膜１０４
は除去される。この工程までで第１他結晶シリコンはシ
リコン酸化膜層によって完全におおわれたことになる。
Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）
法によって酸化シリコン層をエツチングして第１酸化シ
リコン層、及び、第１多結晶シリコン層の側壁に酸化シ
リコン膜からなる壁体（いわゆるサイドウオール）１１
０を形成した。またこの工程によって、第１多結晶シリ
コン層下及び、サイドウオール下のゲート酸化膜１０４
は除去される。この工程までで第１他結晶シリコンはシ
リコン酸化膜層によって完全におおわれたことになる。
（第１図（ｂ））
次に、第２多結晶シリコン１２１を ＣＶＤ （Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ
）法によって 約４００ｎｍ堆積した、次にフォトリソ
グラフィーによってＭＯＳトランジスターのソース、及
びドレイン領域１１３、さらには配線層など必要な領域
を開孔し、この第２多結晶シリコン中にＮ型不純物例え
ばＰ （ｍ）を８０Ｋｅｙの加速エネルギーで８Ｘ１０
１５［１／Ｃｍ２］イオン注入した。更にフォトリソグ
ラフィーによってバイポーラトランジスターのベース領
域からの電極引出し領域１１２、さらには配線層など必
要な領域を開孔し、この第２多結晶シリコン中にＰ型不
純物例えばＢ（ホウ素）を４０ＫｅＶの加速エネルギー
で８Ｘ１０”［１／ｃｍ２］イオン注入した。
ｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ
）法によって 約４００ｎｍ堆積した、次にフォトリソ
グラフィーによってＭＯＳトランジスターのソース、及
びドレイン領域１１３、さらには配線層など必要な領域
を開孔し、この第２多結晶シリコン中にＮ型不純物例え
ばＰ （ｍ）を８０Ｋｅｙの加速エネルギーで８Ｘ１０
１５［１／Ｃｍ２］イオン注入した。更にフォトリソグ
ラフィーによってバイポーラトランジスターのベース領
域からの電極引出し領域１１２、さらには配線層など必
要な領域を開孔し、この第２多結晶シリコン中にＰ型不
純物例えばＢ（ホウ素）を４０ＫｅＶの加速エネルギー
で８Ｘ１０”［１／ｃｍ２］イオン注入した。
さらに１０００ ’Ｃの窒素ガス雰囲気中で第２多結晶
シリコン中の燐を活性化させるとともにＮＰＮトランジ
スターのベース領域中に第２多結晶シリコンからホウ素
を拡散させてＮＰＮバイポーラトランジスタのベース層
からの電極引出し拡散Ｍ１１２、およびＮチャネルＭＯ
Ｓトランジスターのソース、ドレイン拡散領域１１１を
形成した。
シリコン中の燐を活性化させるとともにＮＰＮトランジ
スターのベース領域中に第２多結晶シリコンからホウ素
を拡散させてＮＰＮバイポーラトランジスタのベース層
からの電極引出し拡散Ｍ１１２、およびＮチャネルＭＯ
Ｓトランジスターのソース、ドレイン拡散領域１１１を
形成した。
こののち、第２多結晶シリコンをフォト・エツチングし
所望のパターンを形成した。、その後配線層などを形成
して工程を終了させた。（第１図（Ｃ）） 本実施例は、バイポーラトランジスタが縦型ＮＰＮバイ
ポーラトランジスタである場合について述べたが、本発
明は横型バイポーラトランジスタの場合についても適用
でき、更には、ＮチャンネルＭＯ３ＦＥＴとＰＮＰバイ
ポーラトランジスタが同一基板上に混在する場合、ある
いはこれらの全てが混在している場合にも不純物タイプ
を入れ換えることにより適用できる。
所望のパターンを形成した。、その後配線層などを形成
して工程を終了させた。（第１図（Ｃ）） 本実施例は、バイポーラトランジスタが縦型ＮＰＮバイ
ポーラトランジスタである場合について述べたが、本発
明は横型バイポーラトランジスタの場合についても適用
でき、更には、ＮチャンネルＭＯ３ＦＥＴとＰＮＰバイ
ポーラトランジスタが同一基板上に混在する場合、ある
いはこれらの全てが混在している場合にも不純物タイプ
を入れ換えることにより適用できる。
更に、本実施例では電極層として多結晶シリコンを採用
したが、多結晶シリコン層と高融点金属層の２層構造か
らなるポリサイド（ＭＯＳｉ２． Ｔｉ Ｓ ｉ２．
ＷＳ ｉ２． など）構造や、サリサイド構造、
あるいは高融点金属層のみであってもよい。
したが、多結晶シリコン層と高融点金属層の２層構造か
らなるポリサイド（ＭＯＳｉ２． Ｔｉ Ｓ ｉ２．
ＷＳ ｉ２． など）構造や、サリサイド構造、
あるいは高融点金属層のみであってもよい。
また、本実施例では第１多結晶シリコン層は、ＭＯＳト
ランジスターのゲート電極層と、バイポーラトランジス
ターのエミッタ電極層とをかねて製造される例を示した
が別の実施例として、第１多結晶シリコン層は、ＭＯＳ
トランジスターのゲート電極層と、バイポーラトランジ
スターのベース電極引き出し層とを兼ねて形成し、第２
多結晶シリコン層は、ＭＯＳトランジスターのソース、
ドレイン領域電極引き出し層と、バイポーラトランジス
ターのエミツタ層とエミッタ電極引き出し層とを兼ねて
形成する製造方法であってもよい。
ランジスターのゲート電極層と、バイポーラトランジス
ターのエミッタ電極層とをかねて製造される例を示した
が別の実施例として、第１多結晶シリコン層は、ＭＯＳ
トランジスターのゲート電極層と、バイポーラトランジ
スターのベース電極引き出し層とを兼ねて形成し、第２
多結晶シリコン層は、ＭＯＳトランジスターのソース、
ドレイン領域電極引き出し層と、バイポーラトランジス
ターのエミツタ層とエミッタ電極引き出し層とを兼ねて
形成する製造方法であってもよい。
［発明の効果］
以上述べたように、本発明によれば、ＭＯＳトランジス
ターのゲート電極とソース、ドレイン領域、バイポーラ
トランジスタのエミッタ電極とベース電極をそれぞれセ
ルファライン形成できるようになったためＭＯ３ｔ−ラ
ンシスター、及びバイポラ−トランジスターの素子面積
を従来の製造方法による素子面積よりも２０パーセント
縮小させることができた。
ターのゲート電極とソース、ドレイン領域、バイポーラ
トランジスタのエミッタ電極とベース電極をそれぞれセ
ルファライン形成できるようになったためＭＯ３ｔ−ラ
ンシスター、及びバイポラ−トランジスターの素子面積
を従来の製造方法による素子面積よりも２０パーセント
縮小させることができた。
第１図（ａ）〜（Ｃ）は、本発明の半導体装置の製造方
法の一実施例を示す図である。 第２図（ａ）〜（Ｃ）は、従来の半導体装置の製造方法
の一実施例を示す図である。 １０１・・・Ｐ型半導体基板 １０２・・・Ｐ型ウェル層 １０３・・・Ｎ型ウェル層 １０４・・・素子分離酸化膜 １０５・・・ゲート酸化膜 １０６・・・ゲート電極層 １０７・・・エミッタ電極層 １０８・・・コレクタ電極層 １０９・・・燐イオン １１０・・・サイドウオール １１１・・・ソース、 ドレイン拡散層１１２・・・ベ
ース電極引出し領域 １１３・・・エミッタ電極引出し拡散層領域１１４ ・ １１５ ・ １１６ ・ １１７ ・ １１８ ・ １１９ ・ １２１ ・ コレクタ電極引出し領域 層間絶縁膜 コンタクト孔 アルミニウム配線層 第１酸化シリコン層 エミッタ拡散層 第２多結晶シリコン層 以上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部（他１名） 壷１図 Ｃ 巳ノ 阜２品
法の一実施例を示す図である。 第２図（ａ）〜（Ｃ）は、従来の半導体装置の製造方法
の一実施例を示す図である。 １０１・・・Ｐ型半導体基板 １０２・・・Ｐ型ウェル層 １０３・・・Ｎ型ウェル層 １０４・・・素子分離酸化膜 １０５・・・ゲート酸化膜 １０６・・・ゲート電極層 １０７・・・エミッタ電極層 １０８・・・コレクタ電極層 １０９・・・燐イオン １１０・・・サイドウオール １１１・・・ソース、 ドレイン拡散層１１２・・・ベ
ース電極引出し領域 １１３・・・エミッタ電極引出し拡散層領域１１４ ・ １１５ ・ １１６ ・ １１７ ・ １１８ ・ １１９ ・ １２１ ・ コレクタ電極引出し領域 層間絶縁膜 コンタクト孔 アルミニウム配線層 第１酸化シリコン層 エミッタ拡散層 第２多結晶シリコン層 以上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部（他１名） 壷１図 Ｃ 巳ノ 阜２品
Claims (1)
- 【特許請求の範囲】 ＭＯＳ型半導体装置と、バイポーラ型半導体装置とが同
一の半導体基板上に混在してなる半導体装置の製造方法
において、少なくとも、 第１導電型の半導体基板上にゲート絶縁膜を形成する工
程、 該ゲート絶縁膜を部分的に除去する工程、 第１導電型の不純物もしくは、第２導電型の不純物、も
しくは両方の導電型の不純物を含む第１電極層膜を堆積
する工程、 第２絶縁膜層を堆積させる工程、 該第１電極層膜と、該第２絶縁層膜をパターニングする
工程、 該ゲート第１電極層、及び該第２絶縁層の側壁に絶縁物
からなる壁体を形成し、部分的に半導体基板を露出させ
る工程、 第１導電型の不純物もしくは、第２導電型の不純物、も
しくは両方の導電型の不純物を含む第２電極層膜を堆積
する工程、 第２電極層膜を前記第１電極層上にある第２絶縁膜層上
に延在してパターニングする工程、からなることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1135304A JPH031568A (ja) | 1989-05-29 | 1989-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1135304A JPH031568A (ja) | 1989-05-29 | 1989-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH031568A true JPH031568A (ja) | 1991-01-08 |
Family
ID=15148584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1135304A Pending JPH031568A (ja) | 1989-05-29 | 1989-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH031568A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1282158A1 (fr) * | 2001-07-31 | 2003-02-05 | STMicroelectronics S.A. | Prcédé de fabrication de transistor bipolaire dans une circuit intégré CMOS |
-
1989
- 1989-05-29 JP JP1135304A patent/JPH031568A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1282158A1 (fr) * | 2001-07-31 | 2003-02-05 | STMicroelectronics S.A. | Prcédé de fabrication de transistor bipolaire dans une circuit intégré CMOS |
| FR2828331A1 (fr) * | 2001-07-31 | 2003-02-07 | St Microelectronics Sa | Procede de fabrication de transistor bipolaire dans un circuit integre cmos |
| US6756279B2 (en) | 2001-07-31 | 2004-06-29 | Stmicroelectronics S.A. | Method for manufacturing a bipolar transistor in a CMOS integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6087234A (en) | Method of forming a self-aligned silicide MOSFET with an extended ultra-shallow S/D junction | |
| JP3688734B2 (ja) | 集積回路の一部を製造する方法及びその構成体 | |
| KR940009360B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPS61179567A (ja) | 自己整合積層ｃｍｏｓ構造の製造方法 | |
| JP3450262B2 (ja) | 回路製造方法、回路装置 | |
| US5926705A (en) | Method for manufacturing a semiconductor device with stabilization of a bipolar transistor and a schottky barrier diode | |
| JP2005252158A (ja) | バイポーラトランジスタとその製法 | |
| KR0147445B1 (ko) | 반도체장치의 제조방법 | |
| US5158900A (en) | Method of separately fabricating a base/emitter structure of a BiCMOS device | |
| JPS6360549B2 (ja) | ||
| JPH031568A (ja) | 半導体装置の製造方法 | |
| KR100367951B1 (ko) | 반도체 장치의 제조방법 | |
| JPH03209863A (ja) | 半導体装置の製造方法 | |
| US5691224A (en) | Method of making BiCMOS circuit | |
| JPH03211766A (ja) | 半導体装置の製造方法 | |
| JPS63281424A (ja) | ポリサイド電極の形成方法 | |
| JP2709714B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6286752A (ja) | 半導体集積回路の製造方法 | |
| JPS61251165A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JP3022343B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6376470A (ja) | 半導体装置の製造方法 | |
| JPH0263154A (ja) | 半導体装置の製造方法 | |
| JPH04302466A (ja) | 半導体装置の製造方法 | |
| JPS61251164A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JPH04368171A (ja) | Ｂｉ−ＣＭＯＳ集積回路の製造方法 |