JPH03211766A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03211766A JPH03211766A JP2006672A JP667290A JPH03211766A JP H03211766 A JPH03211766 A JP H03211766A JP 2006672 A JP2006672 A JP 2006672A JP 667290 A JP667290 A JP 667290A JP H03211766 A JPH03211766 A JP H03211766A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＭＯ８型半導体装置と、バイポーラ型半導体
装置とが同一基板上に混在する半導体装置の製造方法に
関する。
装置とが同一基板上に混在する半導体装置の製造方法に
関する。
［従来の技術］
縦型ＮＰＮバイポーラトランジスタと、ＮチャンネルＭ
ＯＳＦＥＴとを同一基板上に形成した従来の半導体装置
の製造方法の例を第２図に示す。
ＯＳＦＥＴとを同一基板上に形成した従来の半導体装置
の製造方法の例を第２図に示す。
Ｐ型半導体基板１００の主表面にはＮ型拡散層（Ｎウェ
ル層）１０１．Ｐ型ウェル層１０２、及びＮＰＮトラン
ジスタのベース領域となるベース拡散層１０３が形成さ
れている、１０４は素子分離用の厚い酸化膜である。こ
の後、ゲート酸化を行ない１０ｎｍ〜２００ｎｍ程度の
ゲート酸化膜１０５を形成した。（第２図（ａ）） この後、Ｎ ｌ） Ｎ Ｉ−ランシスタのエミッタ、及
びコレクタとなる領域上にあるゲート酸化膜を除去した
後、Ｎ型ＭＯＳトランジスタのゲート電極層１０６とし
て、また同時にＮＰＮ）−ランシスタのエミッタ電極層
１０７及び、コレクタ電極１１０８として第１多結晶シ
リコンを堆積した、次にこの第１多結晶シリコン中にＮ
型不純物例えばＰ（燐）をイオン注入し、１０００度の
窒素ガス雰囲気中でこの燐を活性化させるとともにＮＰ
Ｎトランジスターのエミッタ開Ｌ１部及び、コレクタ電
極引出しのための開口部領域に燐を拡散させてＮＰＮバ
イポーラトランジスタ構造を形成していた。
ル層）１０１．Ｐ型ウェル層１０２、及びＮＰＮトラン
ジスタのベース領域となるベース拡散層１０３が形成さ
れている、１０４は素子分離用の厚い酸化膜である。こ
の後、ゲート酸化を行ない１０ｎｍ〜２００ｎｍ程度の
ゲート酸化膜１０５を形成した。（第２図（ａ）） この後、Ｎ ｌ） Ｎ Ｉ−ランシスタのエミッタ、及
びコレクタとなる領域上にあるゲート酸化膜を除去した
後、Ｎ型ＭＯＳトランジスタのゲート電極層１０６とし
て、また同時にＮＰＮ）−ランシスタのエミッタ電極層
１０７及び、コレクタ電極１１０８として第１多結晶シ
リコンを堆積した、次にこの第１多結晶シリコン中にＮ
型不純物例えばＰ（燐）をイオン注入し、１０００度の
窒素ガス雰囲気中でこの燐を活性化させるとともにＮＰ
Ｎトランジスターのエミッタ開Ｌ１部及び、コレクタ電
極引出しのための開口部領域に燐を拡散させてＮＰＮバ
イポーラトランジスタ構造を形成していた。
こののち、第１多結晶シリコンをフォト・エツチングし
所望のパターンを形成した後、たとえばＮ型ＭＯＳ１−
ランシスターをＬＤＩ）（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造にするために、燐１０９を８０
Ｋｅｖの加速エネルギーで２ｘｌＱＩ３［個／ｃｍ”］
注入した。こののち、酸化シリコン膜を４００ｎｍ堆積
させ、ＲＩＥ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔ
ｃｈｉｎｇ）法によって酸化シリコン層をエツチングし
て第１多結晶シリコン層の側壁に酸化シリコン膜からな
る壁体１１０を形成した。 （第２図（ｂ）） こののちＭＯＳトランジスタのソース及びドレイン領域
１１１には燐を８０Ｋｅｙの加速エネルギーで８Ｘ１０
”［個／ｃｍ２］、ＮＰＮトランジスターのベース領域
には外部と接触を取る領域１１２にホウ素を５０Ｋｅｙ
の加速エネルギーで８ｘｌＯＩ５［個／Ｃｍ２１それぞ
れ注入した。その後配線層などを形成して工程を終了さ
せた。 （第２図（Ｃ）） ［発明が解決しようとする課題］ バイポーラ素子とＭＯ８素子を混在させて構成する半導
体装置の場合とくに、高速化することが重要となってお
り、このためにも各素子の微細化が必須となっている。
所望のパターンを形成した後、たとえばＮ型ＭＯＳ１−
ランシスターをＬＤＩ）（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造にするために、燐１０９を８０
Ｋｅｖの加速エネルギーで２ｘｌＱＩ３［個／ｃｍ”］
注入した。こののち、酸化シリコン膜を４００ｎｍ堆積
させ、ＲＩＥ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔ
ｃｈｉｎｇ）法によって酸化シリコン層をエツチングし
て第１多結晶シリコン層の側壁に酸化シリコン膜からな
る壁体１１０を形成した。 （第２図（ｂ）） こののちＭＯＳトランジスタのソース及びドレイン領域
１１１には燐を８０Ｋｅｙの加速エネルギーで８Ｘ１０
”［個／ｃｍ２］、ＮＰＮトランジスターのベース領域
には外部と接触を取る領域１１２にホウ素を５０Ｋｅｙ
の加速エネルギーで８ｘｌＯＩ５［個／Ｃｍ２１それぞ
れ注入した。その後配線層などを形成して工程を終了さ
せた。 （第２図（Ｃ）） ［発明が解決しようとする課題］ バイポーラ素子とＭＯ８素子を混在させて構成する半導
体装置の場合とくに、高速化することが重要となってお
り、このためにも各素子の微細化が必須となっている。
さらにバイポーラ素子とＭＯ８素子を同一基板上に形成
しなければならないためＭＯＳトランジスターのみを形
成するプロセスに比べて、必然的に工程数が数工程増加
してしまうこのためウェハーコストが増加し、ひいては
チップ単価も増加してしまうことになるが、素子の微細
化を進めることによってチップコストの増加を最小に抑
えることができると予想される。しかしながら、従来の
半導体装置の製造方法によって構成されたＭＯＳ型トラ
ンジスタではゲート電極層１０７とコンタクトホール１
１６にはアライナ−の精度の限界によって少なくとも１
．３μｍの合わせ余裕が必要であった、同様にＮＰＮ
）−ランシスタのエミッタ電極層１０７とベースとのコ
ンタクトホールの間にも１．３μｍの合わせ余裕が必要
であった。これらＭＯＳトランジスタおよび、バイポー
ラトランジスタの両者における合わせ余裕によって素子
の微細化が妨げられていた。
しなければならないためＭＯＳトランジスターのみを形
成するプロセスに比べて、必然的に工程数が数工程増加
してしまうこのためウェハーコストが増加し、ひいては
チップ単価も増加してしまうことになるが、素子の微細
化を進めることによってチップコストの増加を最小に抑
えることができると予想される。しかしながら、従来の
半導体装置の製造方法によって構成されたＭＯＳ型トラ
ンジスタではゲート電極層１０７とコンタクトホール１
１６にはアライナ−の精度の限界によって少なくとも１
．３μｍの合わせ余裕が必要であった、同様にＮＰＮ
）−ランシスタのエミッタ電極層１０７とベースとのコ
ンタクトホールの間にも１．３μｍの合わせ余裕が必要
であった。これらＭＯＳトランジスタおよび、バイポー
ラトランジスタの両者における合わせ余裕によって素子
の微細化が妨げられていた。
そこで、本発明はこのような課題を解決しようとするも
ので、その目的とするところは、ＭＯＳトランジスタの
ゲート電極層とコンタクトホールおよび、ＮＰＮ トラ
ンジスターのエミッタ電極層とベース電極層を同時にセ
ルファラインで形成することによって各々の素子の微細
化をはかるものである。
ので、その目的とするところは、ＭＯＳトランジスタの
ゲート電極層とコンタクトホールおよび、ＮＰＮ トラ
ンジスターのエミッタ電極層とベース電極層を同時にセ
ルファラインで形成することによって各々の素子の微細
化をはかるものである。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、ＭＯＳ型半導体装置
と、バイポーラ型半導体装置とが同一の半導体基板上に
混在してなる半導体装置の製造方法において、少なくと
も、 第１導電型の半導体基板上にゲート絶縁膜を形成する工
程、 該ゲート絶縁膜を部分的に除去する工程、第１導電型の
不純物もしくは、第２導電型の不純物、もしくは両方の
導電型の不純物を含む第１電極層膜を堆積する工程、 該第１電極層膜をパターニングする工程、該半導体基板
を酸化して、第１電極層膜の周囲に第２絶縁層を形成す
る工程、 該ゲート第１電極層、及び該第２絶縁層の側壁に絶縁物
からなる壁体を形成し、部分的に半導体基板を露出させ
る工程、 第１導電型の不純物もしくは、第２導電型の不鈍物、も
しくは両方の導電型の不純物を含む第２電極層膜を堆積
する工程、 第２電極層膜を前記第１電極層上にある第２絶縁膜層上
に延在してパターニングする工程、からなることを特徴
とする ［実施例］ 以下、本発明の半導体装置の製造方法を詳細に説明する
。
と、バイポーラ型半導体装置とが同一の半導体基板上に
混在してなる半導体装置の製造方法において、少なくと
も、 第１導電型の半導体基板上にゲート絶縁膜を形成する工
程、 該ゲート絶縁膜を部分的に除去する工程、第１導電型の
不純物もしくは、第２導電型の不純物、もしくは両方の
導電型の不純物を含む第１電極層膜を堆積する工程、 該第１電極層膜をパターニングする工程、該半導体基板
を酸化して、第１電極層膜の周囲に第２絶縁層を形成す
る工程、 該ゲート第１電極層、及び該第２絶縁層の側壁に絶縁物
からなる壁体を形成し、部分的に半導体基板を露出させ
る工程、 第１導電型の不純物もしくは、第２導電型の不鈍物、も
しくは両方の導電型の不純物を含む第２電極層膜を堆積
する工程、 第２電極層膜を前記第１電極層上にある第２絶縁膜層上
に延在してパターニングする工程、からなることを特徴
とする ［実施例］ 以下、本発明の半導体装置の製造方法を詳細に説明する
。
第１図は、本発明による半導体装置の製造方法の一実施
例である。 縦型ＮＰＮバイポーラトランジスタと、Ｎ
チャンネルＭＯＳＦＥＴとを同一基板上に形成した半導
体装置の製造方法の例である。
例である。 縦型ＮＰＮバイポーラトランジスタと、Ｎ
チャンネルＭＯＳＦＥＴとを同一基板上に形成した半導
体装置の製造方法の例である。
もちろん、ＰＮＰＮバイポーラトランジスタ、Ｐチャネ
ルＭＯＳＦＥＴ、あるいはこれらを互いに組み合わせて
製造することも可能である。
ルＭＯＳＦＥＴ、あるいはこれらを互いに組み合わせて
製造することも可能である。
半導体基板として例えばＰ型シリコン基板１００の主表
面にはＮ型拡散層（Ｎウェル層）１０１、Ｐ型ウェル層
１０２、及びＮＰＮトランジスタのベース領域となるベ
ース拡散層１０３が形成されている、１０４は素子分離
用の厚い酸化膜である。
面にはＮ型拡散層（Ｎウェル層）１０１、Ｐ型ウェル層
１０２、及びＮＰＮトランジスタのベース領域となるベ
ース拡散層１０３が形成されている、１０４は素子分離
用の厚い酸化膜である。
この後、１０００°Ｃ乾煉酸素雰囲気中でゲート酸化を
行ない５ｎｍ〜１１００ｎ程度のゲート酸化膜１０４を
形成した。 （第１図（ａ））この後、ＮＰＮ Ｉ−ラ
ンシスタのエミッタ、及びコレクタとなる領域上にある
ゲート酸化膜を除去した後、Ｎｆ！：！ＭＯＳ）ランシ
スタのゲート電極層１０６として、また同時にＮＰＮト
ランジスタのエミッタ電極層１０７及び、必要に応じて
コレクタ電極層１０８として第１多結晶シリコン１０５
を ＣＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｕｒＤ
ｅｐｏｓ ｉ ｔｉｏｎ）法によって ４００ｎｍ堆積
した、次にこの第１多結晶シリコン中にＮ型不純物例え
ばＰ （燐）をイオン注入した。さらに１０００°Ｃの
酸素ガス雰囲気中で第１多結晶シリコン中の燐を活性化
させるとともにＮＰＮトランジスターのエミッタ領域中
に第１多結晶シリコンから燐を拡散させてＮ ｌ） Ｎ
バイポーラトランジスタのエミッタ拡散層１１９を形成
した。このとき、第１多結晶シリコンの周囲には酸化シ
リコン膜が５０ｏｍ〜５００ｎｍ程度形成される。この
のち、酸化シリコン膜（１１８）、及び第１多結晶シリ
コンをフォト・エツチングし所望のパターンを形成した
。このときのエツチング条件は、ＣＦ４ １０１００５
ｅ圧力０．２Ｔｏｒｒ 、 ＲＦパワーは２５０誓であ
った。このようにして、ＭＯＳ ）ランシスターのゲー
ト電極、バイポーラトランジスタのエミッタ電極、及び
必要に応じてバイポーラトランジスタのコレクタ電極を
形成した。この後、たとえばＮ型ＭＯＳトランジスター
をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造にするために、［１０９を８０Ｋｅｙの加速エ
ネルギーで２Ｘ１０１３［個／ｃ ｍ２］注入した。こ
ののち、酸化シリコン膜を４００ｎｍ堆積させ、ＲＩＥ
（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ）法に
よって酸化シリコン層をエツチングして第１酸化シリコ
ン層及び、第１多結晶シリコン層の側壁に酸化シリコン
膜からなる壁体（いわゆるサイドウオール）１１ｏを形
成した。またこの工程によって、第１多結晶シリコン層
下及び、サイドウオール下のゲート酸化１！１０４は除
去される。この工程までで第１多枯晶シリコンはシリコ
ン酸化膜層によって完全におおわれたことになる。（第
１図（ｂ））次に、第２多結晶シリコン１２１を ＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法によって 約４００ｎｍ堆積した、次
にフォトリソグラフィーによってＭＯＳ トランジスタ
ーのソース、及びドレイン領域１１３、さらには配線層
など必要な領域を開孔し、この第２多結晶シリコン中に
Ｎ型不純物例えばＰ（燐）を８０Ｋｅｙの加速エネルギ
ーで８Ｘ１０１５［１／ｃｍ２１イオン注入した。更に
フォトリソグラフィーによってバイポーラトランジスタ
ーのベース領域からの電極引出し領域１１２、さらには
配線層など必要な領域を開孔し、この第２多結晶シリコ
ン中にＰ型不純物例えばＢ（ホウ素）を４０Ｋｅ■の加
速エネルギーで８ｘｌＯ”［１７ｃｍ２］イオン注入し
た。
行ない５ｎｍ〜１１００ｎ程度のゲート酸化膜１０４を
形成した。 （第１図（ａ））この後、ＮＰＮ Ｉ−ラ
ンシスタのエミッタ、及びコレクタとなる領域上にある
ゲート酸化膜を除去した後、Ｎｆ！：！ＭＯＳ）ランシ
スタのゲート電極層１０６として、また同時にＮＰＮト
ランジスタのエミッタ電極層１０７及び、必要に応じて
コレクタ電極層１０８として第１多結晶シリコン１０５
を ＣＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｕｒＤ
ｅｐｏｓ ｉ ｔｉｏｎ）法によって ４００ｎｍ堆積
した、次にこの第１多結晶シリコン中にＮ型不純物例え
ばＰ （燐）をイオン注入した。さらに１０００°Ｃの
酸素ガス雰囲気中で第１多結晶シリコン中の燐を活性化
させるとともにＮＰＮトランジスターのエミッタ領域中
に第１多結晶シリコンから燐を拡散させてＮ ｌ） Ｎ
バイポーラトランジスタのエミッタ拡散層１１９を形成
した。このとき、第１多結晶シリコンの周囲には酸化シ
リコン膜が５０ｏｍ〜５００ｎｍ程度形成される。この
のち、酸化シリコン膜（１１８）、及び第１多結晶シリ
コンをフォト・エツチングし所望のパターンを形成した
。このときのエツチング条件は、ＣＦ４ １０１００５
ｅ圧力０．２Ｔｏｒｒ 、 ＲＦパワーは２５０誓であ
った。このようにして、ＭＯＳ ）ランシスターのゲー
ト電極、バイポーラトランジスタのエミッタ電極、及び
必要に応じてバイポーラトランジスタのコレクタ電極を
形成した。この後、たとえばＮ型ＭＯＳトランジスター
をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造にするために、［１０９を８０Ｋｅｙの加速エ
ネルギーで２Ｘ１０１３［個／ｃ ｍ２］注入した。こ
ののち、酸化シリコン膜を４００ｎｍ堆積させ、ＲＩＥ
（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ）法に
よって酸化シリコン層をエツチングして第１酸化シリコ
ン層及び、第１多結晶シリコン層の側壁に酸化シリコン
膜からなる壁体（いわゆるサイドウオール）１１ｏを形
成した。またこの工程によって、第１多結晶シリコン層
下及び、サイドウオール下のゲート酸化１！１０４は除
去される。この工程までで第１多枯晶シリコンはシリコ
ン酸化膜層によって完全におおわれたことになる。（第
１図（ｂ））次に、第２多結晶シリコン１２１を ＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法によって 約４００ｎｍ堆積した、次
にフォトリソグラフィーによってＭＯＳ トランジスタ
ーのソース、及びドレイン領域１１３、さらには配線層
など必要な領域を開孔し、この第２多結晶シリコン中に
Ｎ型不純物例えばＰ（燐）を８０Ｋｅｙの加速エネルギ
ーで８Ｘ１０１５［１／ｃｍ２１イオン注入した。更に
フォトリソグラフィーによってバイポーラトランジスタ
ーのベース領域からの電極引出し領域１１２、さらには
配線層など必要な領域を開孔し、この第２多結晶シリコ
ン中にＰ型不純物例えばＢ（ホウ素）を４０Ｋｅ■の加
速エネルギーで８ｘｌＯ”［１７ｃｍ２］イオン注入し
た。
さらに１０００℃の窒素ガス雰囲気中で第２多結晶シリ
コン中の燐を活性化させるとともにＮＰＮトランジスタ
ーのベース領域中に第２多結晶シリコンからホウ素を拡
散させてＮＰＮバイポーラトランジスタのベース層から
の電極引出し拡散層１１２、およびＮチャネルＭＯ８ト
ランジスターのソース、ドレイン拡散領域１１１を形成
した。
コン中の燐を活性化させるとともにＮＰＮトランジスタ
ーのベース領域中に第２多結晶シリコンからホウ素を拡
散させてＮＰＮバイポーラトランジスタのベース層から
の電極引出し拡散層１１２、およびＮチャネルＭＯ８ト
ランジスターのソース、ドレイン拡散領域１１１を形成
した。
こののち、第２多結晶シリコンをフォト・エツチングし
所望のパターンを形成した。、その後配線層などを形成
して工程を終了させた。（第１図（Ｃ）） 本実施例は、バイポーラトランジスタが縦”４ＮＰＮバ
イポーラトランジスタである場合について述べたが、本
発明は横型バイポーラトランジスタの場合についても適
用でき、更には、ＮチャンネルＭＯＳＦＥＴとＰＮＰバ
イポーラトランジスタが同一基板上に混在する場合、あ
るいはこれらの全てが混在している場合にも不純物タイ
プを入れ換えることにより適用できる。
所望のパターンを形成した。、その後配線層などを形成
して工程を終了させた。（第１図（Ｃ）） 本実施例は、バイポーラトランジスタが縦”４ＮＰＮバ
イポーラトランジスタである場合について述べたが、本
発明は横型バイポーラトランジスタの場合についても適
用でき、更には、ＮチャンネルＭＯＳＦＥＴとＰＮＰバ
イポーラトランジスタが同一基板上に混在する場合、あ
るいはこれらの全てが混在している場合にも不純物タイ
プを入れ換えることにより適用できる。
更に、本実施例では電極層として多結晶シリコンを採用
したが、多結晶シリコン層と高融点金属層の２層構造か
らなるポリサイド（ＭｏＳｉ２． Ｔｉ Ｓ ｊ２．
ＷＳ ｉ２ｓ など）構造や、サリサイド構造、
あるいは金属層のみであってもよい。
したが、多結晶シリコン層と高融点金属層の２層構造か
らなるポリサイド（ＭｏＳｉ２． Ｔｉ Ｓ ｊ２．
ＷＳ ｉ２ｓ など）構造や、サリサイド構造、
あるいは金属層のみであってもよい。
また、本実施例では第１多結晶シリコン層は、ＭＯＳト
ランジスターのゲート電極層と、バイポーラトランジス
ターのエミッタ電極層とをかねて製造される例を示した
が別の実施例として、第１多結晶シリコン層は、ＭＯＳ
トランジスターのゲート電極層と、バイポーラトランジ
スターのベース電極引き出し層とを兼ねて形成し、第２
多結晶シリコン層は、ＭＯＳトランジスターのソース、
ドレイン領域電極引き出し層と、バイポーラトランジス
ターのエミツタ層とエミッタ電極引き出し層とを兼ねて
形成する製造方法であってもよい。
ランジスターのゲート電極層と、バイポーラトランジス
ターのエミッタ電極層とをかねて製造される例を示した
が別の実施例として、第１多結晶シリコン層は、ＭＯＳ
トランジスターのゲート電極層と、バイポーラトランジ
スターのベース電極引き出し層とを兼ねて形成し、第２
多結晶シリコン層は、ＭＯＳトランジスターのソース、
ドレイン領域電極引き出し層と、バイポーラトランジス
ターのエミツタ層とエミッタ電極引き出し層とを兼ねて
形成する製造方法であってもよい。
［発明の効果］
以上述べたように、本発明によれば、ＭＯＳトランジス
ターのゲート電極とソース、ドレイン領域、バイポーラ
トランジスタのエミッタ電極とベース電極をそれぞれセ
ルファライン形成できるようになったためＭＯＳトラン
ジスター 及びバイポラ−トランジスターの素子面積を
従来の製造方法による素子面積よりも２０パーセント縮
小させることができた。
ターのゲート電極とソース、ドレイン領域、バイポーラ
トランジスタのエミッタ電極とベース電極をそれぞれセ
ルファライン形成できるようになったためＭＯＳトラン
ジスター 及びバイポラ−トランジスターの素子面積を
従来の製造方法による素子面積よりも２０パーセント縮
小させることができた。
第１図（ａ）〜第１図（ｃ）は、本発明の半導体装置の
製造方法の一実施例を示す図である。 第２図（ａ）〜第２図（Ｃ）は、従来の半導体装置の製
造方法の一実施例を示す図である。 １０１・・・Ｐ型半導体基板 １０２・・・Ｐ型ウェル層 １０３・・・Ｎ型ウェル層 １０４・・・素子分離酸化膜 １０５・・・ゲート酸化膜 １０６・・・ゲート電極層 １０７・・・エミッタ電極層 １０８・・・コレクタ電極屑 １０９・・・燐イオン １１０・・・サイドウオール １１１・・・ソース、ドレイン拡散層 １１２・・・ベース電極引出し領域 １１３・・・エミッタ電極引出し拡散層領域１１４・・
・コレクタ電極引出し領域 １５ １６ １７ １８ １９ ２１ ・層間絶縁膜 ・コンタクト孔 ・アルミニウム配線層 ・第１酸化シリコン層 ・エミッタ拡散層 ・第２多結晶シリコン層 以上
製造方法の一実施例を示す図である。 第２図（ａ）〜第２図（Ｃ）は、従来の半導体装置の製
造方法の一実施例を示す図である。 １０１・・・Ｐ型半導体基板 １０２・・・Ｐ型ウェル層 １０３・・・Ｎ型ウェル層 １０４・・・素子分離酸化膜 １０５・・・ゲート酸化膜 １０６・・・ゲート電極層 １０７・・・エミッタ電極層 １０８・・・コレクタ電極屑 １０９・・・燐イオン １１０・・・サイドウオール １１１・・・ソース、ドレイン拡散層 １１２・・・ベース電極引出し領域 １１３・・・エミッタ電極引出し拡散層領域１１４・・
・コレクタ電極引出し領域 １５ １６ １７ １８ １９ ２１ ・層間絶縁膜 ・コンタクト孔 ・アルミニウム配線層 ・第１酸化シリコン層 ・エミッタ拡散層 ・第２多結晶シリコン層 以上
Claims (1)
- 【特許請求の範囲】 ＭＯＳ型半導体装置と、バイポーラ型半導体装置とが同
一の半導体基板上に混在してなる半導体装置の製造方法
において、少なくとも、 第１導電型の半導体基板上にゲート絶縁膜を形成する工
程、 該ゲート絶縁膜を部分的に除去する工程、 第１導電型の不純物もしくは、第２導電型の不純物、も
しくは両方の導電型の不純物を含む第１電極層膜を堆積
する工程、 該第１電極層膜をパターニングする工程、 該半導体基板を酸化して、第１電極層膜の周囲に第２絶
縁層を形成する工程、 該ゲート第１電極層、及び該第２絶縁層の側壁に絶縁物
からなる壁体を形成し、部分的に半導体基板を露出させ
る工程、 第１導電型の不純物もしくは、第２導電型の不純物、も
しくは両方の導電型の不純物を含む第２電極層膜を堆積
する工程、 第２電極層膜を前記第１電極層上にある第２絶縁膜層上
に延在してパターニングする工程、からなることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006672A JPH03211766A (ja) | 1990-01-16 | 1990-01-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006672A JPH03211766A (ja) | 1990-01-16 | 1990-01-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03211766A true JPH03211766A (ja) | 1991-09-17 |
Family
ID=11644864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006672A Pending JPH03211766A (ja) | 1990-01-16 | 1990-01-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03211766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338929A (ja) * | 2000-05-26 | 2001-12-07 | Sony Corp | 半導体装置およびその製造方法 |
-
1990
- 1990-01-16 JP JP2006672A patent/JPH03211766A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338929A (ja) * | 2000-05-26 | 2001-12-07 | Sony Corp | 半導体装置およびその製造方法 |
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