JPH03156929A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03156929A JPH03156929A JP29682089A JP29682089A JPH03156929A JP H03156929 A JPH03156929 A JP H03156929A JP 29682089 A JP29682089 A JP 29682089A JP 29682089 A JP29682089 A JP 29682089A JP H03156929 A JPH03156929 A JP H03156929A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の動作速度を律速する要因の１つで
ある配線間の容量を減少させるのに適した半導体装置の
製造方法に関するものである。
ある配線間の容量を減少させるのに適した半導体装置の
製造方法に関するものである。
従来の半導体装置の製造方法は各トランスやキャパシタ
を電気的に接続するために、アルミニウム等の金属によ
り１次的な配線をした後、その上に酸化シリコン等の絶
縁物を堆積し、さらに２次的な配線をする工程がある。
を電気的に接続するために、アルミニウム等の金属によ
り１次的な配線をした後、その上に酸化シリコン等の絶
縁物を堆積し、さらに２次的な配線をする工程がある。
この酸化シリコンの様に配線間に堆積される膜を層間膜
と言い、配線を立体的に行うことを多層配線と言う。
と言い、配線を立体的に行うことを多層配線と言う。
第４図は従来の多層配線形成工程を示す部分断面図で、
図において、（１）はトランジスタ、キャパシタ上に形
成された酸化膜、（２）は１次的なアルミニウム配線、
（３１は１次的なアルミニウム配線１２１ ヲ被覆する
酸化膜、（４）は５ＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ
）で、酸化膜（３）の表面を平担化するために使われる
物質である。（５）は酸化膜、（６）は層間膜、１１１
）は２次的なアルミニウム配線である。多層配線を形成
する工程を第４図に従って説明する。酸化膜（１）の下
にはトランジスタやキャパシタ等（図レトせず）が存在
している。それらを電気的に接続するために、１次的に
アルミニウム配線（２）をスパッタ装置で堆積する。つ
きに、この１次配線をする部分のみアルミニウムを残し
、他の箇所のアルミニウムはエツチング液で除去する（
第４図（ａ））。アルミニウム配線（２）間の短絡防止
とアルミニウム配線（２）を保護するために、アルミニ
ウム配線（２１上にプラズマＣＶＤ （Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置により、
例えば、４００℃程度で、膜厚２００ＯＡ程度、酸化膜
（３）を堆積する（第４図（旬）。４００℃程度で堆積
するのはアルミニウムの融点が６６０ｔ：程度であり、
この湿度より低湿で酸化膜（３）を堆積させないと、ア
ルミニウム配Ｎ（２）が融けてしまうからである。
図において、（１）はトランジスタ、キャパシタ上に形
成された酸化膜、（２）は１次的なアルミニウム配線、
（３１は１次的なアルミニウム配線１２１ ヲ被覆する
酸化膜、（４）は５ＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ
）で、酸化膜（３）の表面を平担化するために使われる
物質である。（５）は酸化膜、（６）は層間膜、１１１
）は２次的なアルミニウム配線である。多層配線を形成
する工程を第４図に従って説明する。酸化膜（１）の下
にはトランジスタやキャパシタ等（図レトせず）が存在
している。それらを電気的に接続するために、１次的に
アルミニウム配線（２）をスパッタ装置で堆積する。つ
きに、この１次配線をする部分のみアルミニウムを残し
、他の箇所のアルミニウムはエツチング液で除去する（
第４図（ａ））。アルミニウム配線（２）間の短絡防止
とアルミニウム配線（２）を保護するために、アルミニ
ウム配線（２１上にプラズマＣＶＤ （Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置により、
例えば、４００℃程度で、膜厚２００ＯＡ程度、酸化膜
（３）を堆積する（第４図（旬）。４００℃程度で堆積
するのはアルミニウムの融点が６６０ｔ：程度であり、
この湿度より低湿で酸化膜（３）を堆積させないと、ア
ルミニウム配Ｎ（２）が融けてしまうからである。
このまま、連続して酸化膜（３）を堆積させると表面に
凹凸が形成され、２次的な配線が困難になるので、５Ｏ
Ｇ１４１により凹凸を平坦化する。５ＯＧ１４１はガラ
スの一種で常温で形を容易に加工できる固溶体であり、
酸化膜（３）上に滴下し、スピナーで回転させ遠心力を
利用して、酸化膜（３；の凹部を埋め平坦化する（第４
図（Ｃ））。その後、さらにプラズマＣＶＤ装置により
酸化膜（５）を例えば、４００℃で膜厚６０００Ａ程度
堆積する。酸化膜（３）、５ＯＧ１４１、酸化膜（５）
により層間膜（６）が形成される（第４図（ｄ））。層
間膜（６（上にスパッタ装置でアルミニウムを堆積し配
線箇所のみ残して、不要な箇所はエツチングにより除去
することにより、２次配線であるアルミニウム配ｍ （
Ｉｌｌを形成する（第４１ＲＩ （ｅｌ ）。
凹凸が形成され、２次的な配線が困難になるので、５Ｏ
Ｇ１４１により凹凸を平坦化する。５ＯＧ１４１はガラ
スの一種で常温で形を容易に加工できる固溶体であり、
酸化膜（３）上に滴下し、スピナーで回転させ遠心力を
利用して、酸化膜（３；の凹部を埋め平坦化する（第４
図（Ｃ））。その後、さらにプラズマＣＶＤ装置により
酸化膜（５）を例えば、４００℃で膜厚６０００Ａ程度
堆積する。酸化膜（３）、５ＯＧ１４１、酸化膜（５）
により層間膜（６）が形成される（第４図（ｄ））。層
間膜（６（上にスパッタ装置でアルミニウムを堆積し配
線箇所のみ残して、不要な箇所はエツチングにより除去
することにより、２次配線であるアルミニウム配ｍ （
Ｉｌｌを形成する（第４１ＲＩ （ｅｌ ）。
この従来の多層配線をする際に用いられる層間膜（６）
には、酸化膜（５）を堆積後加工しないで使用されてい
たが、トランジスタのゲート長か１μｍ以下になってく
ると、トランジスタの微細化に伴い、動作速度の向上を
図るために、層間膜厚を小さくする傾向にある。配線間
に形成される配線容置Ｃは、次（１）式のように表わさ
れる。
には、酸化膜（５）を堆積後加工しないで使用されてい
たが、トランジスタのゲート長か１μｍ以下になってく
ると、トランジスタの微細化に伴い、動作速度の向上を
図るために、層間膜厚を小さくする傾向にある。配線間
に形成される配線容置Ｃは、次（１）式のように表わさ
れる。
たたし、εは誘電率、ｄは層間膜厚、Ｓは配線の面積で
ある。上記（１１式より層間膜厚が小さくなると、配線
容置が大きくなることがわかる。
ある。上記（１１式より層間膜厚が小さくなると、配線
容置が大きくなることがわかる。
半導体装置全体の動作遅延時間をＴとすると次（２）式
のように近似できる。
のように近似できる。
Ｔ＝に−ＲＣ・・・ （２）
ただし、ｋは比例定数、Ｒは配＃Ｍ担抗である。
すなわち、層間膜厚を小さくすることにより配線の長さ
を低減して配線抵抗Ｒは小さくなるか、半導体装置の微
細化に伴い配線幅が小さ（なるので結局、配線抵抗Ｒは
かえって大きくなり、また、配線容置Ｃも太き（なるの
で、トランジスタの動作速度の高速化が動作遅延時間Ｔ
の低減にそれほど寄与しないことがわかる。
を低減して配線抵抗Ｒは小さくなるか、半導体装置の微
細化に伴い配線幅が小さ（なるので結局、配線抵抗Ｒは
かえって大きくなり、また、配線容置Ｃも太き（なるの
で、トランジスタの動作速度の高速化が動作遅延時間Ｔ
の低減にそれほど寄与しないことがわかる。
従来の半導体装置は以上のように構成されていたので、
微細化に伴い層間膜厚が小さくなり配線容置が大きくな
ることにより、トランジスタの高速化が半導体装置全体
の旨速化にあまり反映されないという問題点があった。
微細化に伴い層間膜厚が小さくなり配線容置が大きくな
ることにより、トランジスタの高速化が半導体装置全体
の旨速化にあまり反映されないという問題点があった。
本発明は上記のような問題点に鑑みてなされたもので、
層間膜の誘電率εを下げると同時に配線容置Ｃを下ける
ことにより、半導体装置全体の動作速度を向上させるこ
とを目的とする。
層間膜の誘電率εを下げると同時に配線容置Ｃを下ける
ことにより、半導体装置全体の動作速度を向上させるこ
とを目的とする。
本発明に係る半導体装置の製造方法は、層間膜に空孔を
形成する工程、層間膜をポリシリコンを堆積後、酸化し
て形成する工程１層間膜に酸素をイオン注入する工程と
を備えたものである。
形成する工程、層間膜をポリシリコンを堆積後、酸化し
て形成する工程１層間膜に酸素をイオン注入する工程と
を備えたものである。
［作用］
本発明における半導体装置の製造方法は、層間膜の誘電
率を下げることにより配線容置を下げるため、層間膜厚
を大きくする必装がなく、このため配線容量を層間膜厚
を保ったまま小さくすることができ、半導体装置全体の
動作速度の高速化が実現できる。
率を下げることにより配線容置を下げるため、層間膜厚
を大きくする必装がなく、このため配線容量を層間膜厚
を保ったまま小さくすることができ、半導体装置全体の
動作速度の高速化が実現できる。
〔実施例］
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例である層間膜（６１の誘電率
εを下けるための製造工程を示す部分断面図である。第
１図（ａｔから第１図（ｄｌまでの工程は前記従来のも
のの第４５Ｘｌ（ａｔから第４１に＋（ｄｉまでの製造
工程と全（同一であるので説明は省略する。酸化膜（５
）の誘電率は約３．９であり、層間膜（６）の誘電率を
下げるには酸化膜（５）の一部に誘電率の低い物質、例
えば空気（誘電率は約１．０）を入れればよい。そこで
、酸化膜（５）に例えばＲＩＥ （Ｒｅａｃｔｉｖｅ
ＩｏｎＥｔｃｈｉｎｇ ）装置で、直径０．５μｍの穴
を無数にあけ、空孔（７）を形成する（第１図（ｅ））
。エッチャントに例えばＣＨＦ ｓ を使用すると、
弗素イオンＦ−か酸化膜（５）を構成するＳｉｏ２の結
合を切断し、Ｓ ｉ０２はＳｉＯとＯに分解する。Ｓｉ
Ｏは常温では気体であり、空孔（７）から出たあと再び
酸化されＳ ｉ（ｈとなり、酸素Ｏの一部は水素Ｈと反
応してＨ２Ｏとなる。このようにして形成された空孔（
７）には空気が存在するので層間膜（６）の誘電率を下
げることができ、同時に配線容＃＃Ｃも下げられる。図
中省略するが、この後、２次のアルミニウム配［（１１
１をスバアタ装置で形成する時には、空孔（７）の直径
か小さいので、アルミニウムが空孔（７）内に入り空孔
（７）を埋めてしまうことはない。
εを下けるための製造工程を示す部分断面図である。第
１図（ａｔから第１図（ｄｌまでの工程は前記従来のも
のの第４５Ｘｌ（ａｔから第４１に＋（ｄｉまでの製造
工程と全（同一であるので説明は省略する。酸化膜（５
）の誘電率は約３．９であり、層間膜（６）の誘電率を
下げるには酸化膜（５）の一部に誘電率の低い物質、例
えば空気（誘電率は約１．０）を入れればよい。そこで
、酸化膜（５）に例えばＲＩＥ （Ｒｅａｃｔｉｖｅ
ＩｏｎＥｔｃｈｉｎｇ ）装置で、直径０．５μｍの穴
を無数にあけ、空孔（７）を形成する（第１図（ｅ））
。エッチャントに例えばＣＨＦ ｓ を使用すると、
弗素イオンＦ−か酸化膜（５）を構成するＳｉｏ２の結
合を切断し、Ｓ ｉ０２はＳｉＯとＯに分解する。Ｓｉ
Ｏは常温では気体であり、空孔（７）から出たあと再び
酸化されＳ ｉ（ｈとなり、酸素Ｏの一部は水素Ｈと反
応してＨ２Ｏとなる。このようにして形成された空孔（
７）には空気が存在するので層間膜（６）の誘電率を下
げることができ、同時に配線容＃＃Ｃも下げられる。図
中省略するが、この後、２次のアルミニウム配［（１１
１をスバアタ装置で形成する時には、空孔（７）の直径
か小さいので、アルミニウムが空孔（７）内に入り空孔
（７）を埋めてしまうことはない。
次に本発明の他の実施例を第２図に示す。第２図は第１
図と同じく層間膜（６）の誘電率εをＦけるための製造
工程を示す部分断面図で、第２図（ａｔから第２図（ｃ
ｌまでの工程は、前記従来のものの第４図（ａｌから第
４図ｆｃｌまでの工程と全く同一であるので説明は省略
する。酸化膜（５）の誘電率は３．９であり、層間膜（
６）の誘電率を丁げるには酸化膜（５）を誘電率が低く
しかも絶縁性の物質に代えればよい。
図と同じく層間膜（６）の誘電率εをＦけるための製造
工程を示す部分断面図で、第２図（ａｔから第２図（ｃ
ｌまでの工程は、前記従来のものの第４図（ａｌから第
４図ｆｃｌまでの工程と全く同一であるので説明は省略
する。酸化膜（５）の誘電率は３．９であり、層間膜（
６）の誘電率を丁げるには酸化膜（５）を誘電率が低く
しかも絶縁性の物質に代えればよい。
そこで、まず粒子の粗いポリシリコン（８）をプラズマ
ＣｖＤテ例えば、４００℃で膜厚６０００Ａ 堆積しく
第２図（ｄｉ ） 、次に例えば、４００℃で酸化する
ことにより、従来プラズマＣＶＤで堆積させた酸化膜（
５）より粒子の担い酸化膜（９）を形成する（第２図（
ｅ））。
ＣｖＤテ例えば、４００℃で膜厚６０００Ａ 堆積しく
第２図（ｄｉ ） 、次に例えば、４００℃で酸化する
ことにより、従来プラズマＣＶＤで堆積させた酸化膜（
５）より粒子の担い酸化膜（９）を形成する（第２図（
ｅ））。
粒子が粗い酸化膜は粒子が密な酸化膜よりも誘電率が低
いので、配線容置Ｃが低減される。
いので、配線容置Ｃが低減される。
次に、本発明の更にもう１つの他の実施例を第３図に示
す。第３図は第１図と同じく層間膜（６１の誘電率εを
トけるための工程を示す部分断面図である。第３図（ａ
）から第３図（ｄｌまでの工程は、前記従来のものの第
４図（ａｔから第４図（ｄｌまでの工程と全く同一であ
るので説明は省略する。誘電率は分子が分極することに
より生じ、分極する方向か一致すればするほど誘電率は
大きくなる。そこで、誘電率を小さくするには分極の方
向性を壊せばよい。イオン注入袋σにより、酸素イオン
を例えは１０ｋｅＶ で注入することにより（第３図（
ｅ））、Ｓ ｉｏ２ 分子の分極の方向性を破壊し、
その結果、誘電率は低減され、同時に配線容１１Ｃも低
減される。
す。第３図は第１図と同じく層間膜（６１の誘電率εを
トけるための工程を示す部分断面図である。第３図（ａ
）から第３図（ｄｌまでの工程は、前記従来のものの第
４図（ａｔから第４図（ｄｌまでの工程と全く同一であ
るので説明は省略する。誘電率は分子が分極することに
より生じ、分極する方向か一致すればするほど誘電率は
大きくなる。そこで、誘電率を小さくするには分極の方
向性を壊せばよい。イオン注入袋σにより、酸素イオン
を例えは１０ｋｅＶ で注入することにより（第３図（
ｅ））、Ｓ ｉｏ２ 分子の分極の方向性を破壊し、
その結果、誘電率は低減され、同時に配線容１１Ｃも低
減される。
〔発明の効果〕
以上のように本発明によれば、層間膜に空孔を形成する
工程、層間膜（６）をポリシリコンを堆積後、酸化して
形成する工程、層間膜（６）に酸素をイオン注入する工
程により、層間膜の誘電率を低減し、同時に配線容置を
低減したので、動作遅延時間を小さくでき、半導体装−
全体の動作の高速化が実現できる。
工程、層間膜（６）をポリシリコンを堆積後、酸化して
形成する工程、層間膜（６）に酸素をイオン注入する工
程により、層間膜の誘電率を低減し、同時に配線容置を
低減したので、動作遅延時間を小さくでき、半導体装−
全体の動作の高速化が実現できる。
第１図（ａｌ〜（ｅｌは本発明の一実施例である層間膜
の誘電率を下げるための半導体装置の製造工程を示す部
分断面図、第２図（ａｌ〜（ｅｌ、第３図（ａｔ〜（ｅ
ｌは本発明の半導体装置の製造工程の他の実施例を示す
部分断面部分図、第４図（ω〜（ｅｌは従来の半導体装
１重の多層配線形成工程を示す部分断面図である。 図中、（１）はトランジスタ、キャパシタ上に形成され
た酸化膜、（２）は１次のアルミニウム配線、（３１は
１次のアルミニウム配線を被覆する酸化膜、（４）はＳ
ＯＧ、（５）は酸化膜、（６）は層間膜、（７）は空孔
、（８）は粒子の粗いポリシリコン、（９）は粒子の粗
い酸化膜、００）は酸素イオンを注入した酸化膜である
。 なお、図中、同一符号は同一、又は相当部分を示す。
の誘電率を下げるための半導体装置の製造工程を示す部
分断面図、第２図（ａｌ〜（ｅｌ、第３図（ａｔ〜（ｅ
ｌは本発明の半導体装置の製造工程の他の実施例を示す
部分断面部分図、第４図（ω〜（ｅｌは従来の半導体装
１重の多層配線形成工程を示す部分断面図である。 図中、（１）はトランジスタ、キャパシタ上に形成され
た酸化膜、（２）は１次のアルミニウム配線、（３１は
１次のアルミニウム配線を被覆する酸化膜、（４）はＳ
ＯＧ、（５）は酸化膜、（６）は層間膜、（７）は空孔
、（８）は粒子の粗いポリシリコン、（９）は粒子の粗
い酸化膜、００）は酸素イオンを注入した酸化膜である
。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 半導体ウェハの主面側に半導体装置を作成する際、配線
間の層間膜の誘電率を下けるために層間膜に空孔を形成
する工程と、層間膜をポリシリコンを堆積後酸化して形
成する工程と、層間膜に酸素をイオン注入する工程を備
えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296820A JP3001212B2 (ja) | 1989-11-14 | 1989-11-14 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296820A JP3001212B2 (ja) | 1989-11-14 | 1989-11-14 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03156929A true JPH03156929A (ja) | 1991-07-04 |
| JP3001212B2 JP3001212B2 (ja) | 2000-01-24 |
Family
ID=17838575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1296820A Expired - Fee Related JP3001212B2 (ja) | 1989-11-14 | 1989-11-14 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001212B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814542A (en) * | 1996-01-09 | 1998-09-29 | Nec Corporation | Fabrication method of semiconductor device with MOSFET and capacitor having lower and upper polysilicon regions |
| JP2003045989A (ja) * | 2001-08-02 | 2003-02-14 | Sony Corp | 半導体装置及び半導体の製造方法 |
| US6787855B2 (en) | 2000-08-04 | 2004-09-07 | Renesas Technology Corp. | Semiconductor device and method of manufacturing same |
| US6995472B2 (en) | 2003-07-28 | 2006-02-07 | Kabushiki Kaisha Toshiba | Insulating tube |
| JP2009295733A (ja) * | 2008-06-04 | 2009-12-17 | Sharp Corp | 半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179548A (ja) * | 1987-01-21 | 1988-07-23 | Mitsubishi Electric Corp | 半導体集積回路装置の配線構造 |
-
1989
- 1989-11-14 JP JP1296820A patent/JP3001212B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179548A (ja) * | 1987-01-21 | 1988-07-23 | Mitsubishi Electric Corp | 半導体集積回路装置の配線構造 |
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| US5814542A (en) * | 1996-01-09 | 1998-09-29 | Nec Corporation | Fabrication method of semiconductor device with MOSFET and capacitor having lower and upper polysilicon regions |
| US6787855B2 (en) | 2000-08-04 | 2004-09-07 | Renesas Technology Corp. | Semiconductor device and method of manufacturing same |
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| US6995472B2 (en) | 2003-07-28 | 2006-02-07 | Kabushiki Kaisha Toshiba | Insulating tube |
| US7282437B2 (en) | 2003-07-28 | 2007-10-16 | Kabushiki Kaisha Toshiba | Insulating tube, semiconductor device employing the tube, and method of manufacturing the same |
| US7345352B2 (en) | 2003-07-28 | 2008-03-18 | Kabushiki Kaisha Toshiba | Insulating tube, semiconductor device employing the tube, and method of manufacturing the same |
| JP2009295733A (ja) * | 2008-06-04 | 2009-12-17 | Sharp Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3001212B2 (ja) | 2000-01-24 |
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